基于DLL的3.5GHz时钟校准电路设计 |
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引用本文: | 杨俊浩,杨霄垒,张涛,苏小波,周骏. 基于DLL的3.5GHz时钟校准电路设计[J]. 电子与封装, 2019, 19(12): 23-27 |
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作者姓名: | 杨俊浩 杨霄垒 张涛 苏小波 周骏 |
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作者单位: | 中科芯集成电路有限公司,江苏无锡214072;中科芯集成电路有限公司,江苏无锡214072;中科芯集成电路有限公司,江苏无锡214072;中科芯集成电路有限公司,江苏无锡214072;中科芯集成电路有限公司,江苏无锡214072 |
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摘 要: | 设计了一种基于某65 nm CMOS工艺的3.5 GHz时钟校准电路,应用于高速高精度DAC中。该电路采用延迟锁相环结构,优化DAC内部的数字和模拟通路时钟信号,使数据在3.5 GHz速率下完成正确转换,有效提高了系统时钟的稳定性。电源电压为1.2 V/3.3 V,时钟相位调节精度为2 ps/LSB,目标锁定相位可调,带有时钟占空比调制功能,最大功耗小于60 mW。
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关 键 词: | 时钟校准 延迟锁相环 数模转换器 占空比调制 |
Design of 3.5 GHz Clock Calibration Circuit Based On DLL |
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Abstract: | |
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Keywords: | |
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