| 67×67位乘法器的改进四阶Booth算法实现 |
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| 引用本文： | 康潇亮,雷绍充,梁峰.67×67位乘法器的改进四阶Booth算法实现[J].电子器件,2007,30(4):1427-1431. |
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| 作者姓名： | 康潇亮 雷绍充 梁峰 |
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| 作者单位： | 西安交通大学电子与信息工程学院,西安710049 |
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| 摘 要： | 针对67×67位乘法器,提出并实现新型的设计方法.先提出改进的四阶Booth算法,对乘数编码,以减少部分积的数目,提高压缩速度和减少面积,再研究优化和分配方法,对部分积和进位信号以及一个134位的补偿向量进行优化分配,并对部分积压缩,最后研究K-S加法器的改进方法,求和以实现134位乘积.采用TSMC的0.18μm工艺库,Synopsys的Design compiler工具和Altera的Quautus4.2工具分析结果表明,基于本文方法实现的电路比DesignWare自带的乘法器实现的电路相比,性能总体占优.
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| 关 键 词： | 改进的Booth4算法 Wallace树压缩 改进的K-S加法器 |
| 文章编号： | 1005-9490（2007）04-1427-05 |
| 修稿时间： | 2006-08-01 |
Design of a 67 × 67 bits Multiplier Employed Modified Booth4 Algorithm |
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| KANG Xiao-liang ,LEI Shao-chong , LIANG Feng.Design of a 67 × 67 bits Multiplier Employed Modified Booth4 Algorithm[J].Journal of Electron Devices,2007,30(4):1427-1431. |
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| Authors: | KANG Xiao-liang LEI Shao-chong LIANG Feng |
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| Abstract: | |
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| Keywords: | modified Booth4 algorithm wallace tree compressing Modified K-S adder |
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