| 浮点加法器的VHDL算法设计 |
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| 引用本文： | 吴琼,肖梓祥. 浮点加法器的VHDL算法设计[J]. 现代电子技术, 2003, 0(4): 46-48 |
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| 作者姓名： | 吴琼 肖梓祥 |
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| 作者单位： | 解放军信息工程大学,计算机系,河南,郑州,450002 |
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| 摘 要： | 以浮点加法器的算法设计和结构映射为例。讨论了如何进行布告同对象的ASIC系统的设计。并给出浮点加法器部分模块的VHDL描述。
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| 关 键 词： | 浮点加法器 VHDL 算法 结构映射 进位链路 ASIC 专用集成电路 |
| 文章编号： | 1004-373X(2003)04-046-03 |
| 修稿时间： | 2002-12-10 |
Design Arithmetic of Float Adder in VHDL |
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| WU Qiong,XIAO Zixiang. Design Arithmetic of Float Adder in VHDL[J]. Modern Electronic Technique, 2003, 0(4): 46-48 |
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| Authors: | WU Qiong XIAO Zixiang |
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| Abstract: | Algorithm design and the structure mapping with the floating adder is the instance, how talked about carries on the design to target object oriented ASIC's system, moreover give out floating adder part of module of VHDL to depict. |
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| Keywords: | adder arithmetic structure mapping carry link |
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