一种用于视频采集10bit低功耗SAR ADC的设计

本文通过对逐次逼近型ADC原理的分析，设计了一种用于视频采集10bit，900KS／S的逐次逼近型模拟数字转换器（SARADC），该模数转换器主要由采样保持、DAC、比较器和数字逻辑控制器组成。其中，DAC采用电荷定标型结构，利用对称电容阵列结构减少电容所占面积，同时提高缩放电容的匹配精度；比较器采用三级预放大器加一级动态锁存器结构，并且该比较器采用了失调校准技术来提高比较器的精度。电路采用SMIC0．13um 1P6M CMOS工艺进行设计，仿真结果表明，在900KS／s的采样速率下，有效位数可达8．7bit，功耗仅为1．02mW。