|
|||||
|
|
| 一种应用于SOC时钟的锁相环设计 | |
| 作者单位： | ;1.射频集成与微组装技术国家地方联合工程实验室;2.南京邮电大学 |
| 摘 要： | 设计实现了一种应用于SOC的锁相环(PLL)时钟电路。提出了一种环形压控振荡器(VCO)压控增益的线性化补偿技术,通过AMOS和PMOS并联的方式构成可变电容,该锁相环采用了三级环形压控振荡器,测试结果显示VCO压控增益(KVCO)在183~284 MHz/V之间,与采用单独AMOS作为负载的环形振荡器相比,KVCO变化量下降了82%,降低了VCO的非线性。同时该锁相环通过降低鉴频鉴相器比较频率,增加环路分频比,提高振荡器的输出频率和降低电荷泵电流等方式,以降低锁相环环路滤波电容的面积。本PLL采用SMIC 55nm CMOS工艺实现,整体面积约为0.048mm~2,电源电压为1.2V,功耗1.2mW。芯片相位噪声测试结果显示,在输出100MHz时,均方根(rms)抖动为293ps(1kHz~10 MHz积分),相位噪声为-95dBc/Hz@1MHz。 |
| 关 键 词： | 锁相环 环形压控振荡器 频率调谐曲线 线性化 |
A Design of PLL for SOC Clock Generation |
|
| Abstract: | |
| Keywords: | |