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| Verilog-HDL讲座 第八讲 用Verilog-HDL做CPLD设计——时序逻辑电路的实现 | |
| 引用本文： | 常晓明,李媛媛.Verilog-HDL讲座 第八讲 用Verilog-HDL做CPLD设计——时序逻辑电路的实现[J].今日电子,2004(3). |
| 作者姓名： | 常晓明 李媛媛 |
| 作者单位： | 太原理工大学 (常晓明)，太原理工大学(李媛媛) |
| 摘 要： | 在第七讲中,已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是:在任意时刻,电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则与它不同,其特点是:在任意时刻电路产生的稳定输出不仅与当前时刻的输入有关,而且还与电路过去的输入有关。本讲中将介绍时序逻辑电路的实现。8.1 闪烁灯的实现在目标板上,设计有一个10MHz的时钟源。假如直接把它输出到发光二级管LED,由于人眼的延迟性,我们将无法看到LED闪烁,认为它一直亮着。如果我们期望看到闪烁灯,就需要将时钟源的频率降低后再输出。因此,可以采用如图1所示的逻辑功能框图。其… |
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