| 一个71mW 8位125MHz A/D转换器 |
| |
| 引用本文： | 王照钢,陈诚,任俊彦,许俊. 一个71mW 8位125MHz A/D转换器[J]. 半导体学报, 2004, 25(1) |
| |
| 作者姓名： | 王照钢 陈诚 任俊彦 许俊 |
| |
| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室,上海,200433 |
| |
| 基金项目： | 国家高技术研究发展计划(863计划)，上海市集成电路设计创新项目 |
| |
| 摘 要： | 介绍了工作在1.8V的8位125MHz流水线A/D转换器.采用了低功耗的增益自举单级折叠级联运放,器件尺寸逐级减小进一步优化功耗.为消除不匹配造成的相位遗漏与重叠,每级均有独立的双相不交叠时钟发生电路,并由一全局的时钟树驱动.输入频率为62MHz的信号,以125MHz时钟采样,可获得49.5dB(7.9位有效精度)的信号与噪声及谐波失真比(SNDR),功耗仅为71mW.电路用0.18μm CMOS 工艺实现,面积为0.45mm2.
|
| 关 键 词： | 模数转换器 流水线 低功耗 低电压 |
A 71mW 8b 125MSample/s A/D Converter |
| |
| Wang Zhaogang,Chen Cheng,REN Junyan,Xu Jun. A 71mW 8b 125MSample/s A/D Converter[J]. Chinese Journal of Semiconductors, 2004, 25(1) |
| |
| Authors: | Wang Zhaogang Chen Cheng REN Junyan Xu Jun |
| |
| Abstract: | A 1.8V 8b 125Msample/s pipelined A/D converter is presented.Power efficiency is optimized by size scaling down scheme using low power single stage cascode amplifier with a gain boosted structure.Global clock tree and local generators are employed to avoid loss and overlap of clock period.The ADC achieves a signal-to-noise-and-distortion ratio (SNDR) of 49.5dB(7.9ENOB) for an input of 62MHz at full speed of 125MHz,consuming only 71mW.It is implemented in 0.18μm CMOS technology with a core area of 0.45mm2. |
| |
| Keywords: | analog-to-digital converter pipeline low power low voltage |
| 本文献已被 万方数据 等数据库收录！ |
|
