| 低功耗三值双边沿触发器设计 |
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| 引用本文： | 杭国强. 低功耗三值双边沿触发器设计[J]. 电路与系统学报, 2007, 12(4): 15-19 |
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| 作者姓名： | 杭国强 |
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| 作者单位： | 浙江大学信息与电子工程学系,浙江杭州,310027 |
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| 基金项目： | 国家自然科学基金资助项目（60273093）;浙江省自然科学基金资助项目（Y106375） |
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| 摘 要： | 提出了几种分别采用两个锁存器和单个锁存器的三值双边沿触发器设计方案，这些方案包括动态、半静态和静态结构。双锁存器三值双边沿触发器是通过将两个透明的三值闩锁并列构成的。单个锁存器的三值双边沿触发器设计是通过时钟信号的上升沿及下降沿后分别产生的窄脉冲使锁存器瞬时导通完成取样求值。三值双边沿触发器具有对时钟信号的两个跳变均敏感的特点，因此可以抑制时钟信号的冗余跳变。较之三值单边沿触发器，在保持相同数据吞吐量的条件下，采用三值双边沿触发器可使时钟信号的频率减半，从而降低系统功耗。最后给出了采用0．25μm CMOS工艺参数的HSPICE模拟结果及其功耗比较。
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| 关 键 词： | 多值逻辑 触发器 CMOS电路 低功耗设计 |
| 文章编号： | 1007-0249（2007）04-0015-05 |
| 修稿时间： | 2004-05-14 |
Low power ternary double edge-triggered flip-flops |
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| HANG Guo-qiang. Low power ternary double edge-triggered flip-flops[J]. Journal of Circuits and Systems, 2007, 12(4): 15-19 |
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| Authors: | HANG Guo-qiang |
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| Abstract: | |
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| Keywords: | multiple-valued logic flip-flops CMOS circuits low power design |
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