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| Verilog模块结构、数据类型和变量以及基本运算符号(上) | |
| 作者姓名： | 夏宇闻 |
| 作者单位： | 北京航空航天大学 |
| 摘 要： | 前言在本讲中我们将详细地学习Verilog语法中关于模块的结构、数据类型和变量、基本的运算符号等基本语法要素。这些内容看起来简单，有许多语法现象和C 语言也很类似，但有许多地方则是完全不同的。在学习中要注意不同点在哪里，有意识地把新概念与硬件结构与测试联系起来，通过理解物理意义，牢牢地记住。模块的结构Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。下面举例说明。在图3-1中，程序模块旁边有一个电路图的符号。在许多方面，程序… |
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