| 基于FPGA的自适应锁相环设计 |
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| 引用本文： | 何苏勤,詹明静.基于FPGA的自适应锁相环设计[J].电子设计工程,2010,18(9). |
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| 作者姓名： | 何苏勤 詹明静 |
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| 作者单位： | 1. 北京化工大学,DSP实验室,北京,100029
2. 北京化工大学,计算机应用技术系,北京,100029 |
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| 基金项目： | 国家自然科学基金资助项目 |
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| 摘 要： | 利用锁相环进行载波跟踪是获取本地栽波的一种重要方法,针对锁相环的噪声性能和跟踪速度不能同时达到最优的限制,在锁相环PLL中引入自适应模块,根据环路所处的环境自适应对PLL环路参数做出调整.设计中利用仿真软件MATLAB对自适应锁相环进行仿真,并在FPGA硬件板上利用VHDL编程实现.在载波信号为10 MHz、采样率为80 MHz的条件下,设计的自适应锁相环在噪声水平较小时跟踪速度提高了0.5 μs左右,在噪声水平较高时相位抖动降低了0.01 tad左右.
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| 关 键 词： | 相干解调 PLL FPGA EP3C10F256C8 |
Design of adaptive phase locked loop based on FPGA |
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| HE Su-qin,ZHAN Ming-jing.Design of adaptive phase locked loop based on FPGA[J].Electronic Design Engineering,2010,18(9). |
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| Authors: | HE Su-qin ZHAN Ming-jing |
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