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| 3-DES IP核的VerilogHDL设计 | |
| 引用本文： | 王甫莉,陈健,郭晋亮. 3-DES IP核的VerilogHDL设计[J]. 电子技术应用, 2007, 33(1): 133-135 |
| 作者姓名： | 王甫莉 陈健 郭晋亮 |
| 作者单位： | 西安电子科技大学,通信工程学院,陕西,西安,710071;西安电子科技大学,微电子学院,陕西,西安,710071 |
| 摘 要： | 首先介绍了3-DES算法的加密/解密原理,在此基础上,采用流水线技术,设计了一种高速的3-DES加/解密IP核,并用VerilogHDL语言描述其中的各个模块。为了能更好地与其他IP核互联,为该IP核设计了输入输出控制信号,同时将其下载到FPGA中进行验证,获得了良好的性能。 |
| 关 键 词： | 3-DES IP 流水线 |
| 修稿时间： | 2006-09-12 |
Design of 3-DES IP core by VerilogHDL |
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| Abstract: | |
| Keywords: | |
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