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| 设计高速数字电路应关注的问题及解决方法 | |
| 作者姓名： | 谢红筝 |
| 作者单位： | 海军驻宝鸡地区军事代表室,陕西,宝鸡,721006 |
| 摘 要： | 在高速数字电路的设计中,时序设计、信号完整性等是关乎系统性能的重要标志.在高速数字电路设计中较难把握,但在理解电路时序模型的基础上,采用合理的设计方法是行之有效的,通过许多设计实例证明采用这些方式可以使电路的后仿真通过率大大提高,并且系统的工作频率可以达到一个较高水平. |
| 关 键 词： | CPLD/FPGA 时序 时延路径 建立时间 保持时间 信号完整性 |
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