| CAN总线位定时和同步机制的设计与实现 |
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| 引用本文： | 王瑞晓,贺占庄.CAN总线位定时和同步机制的设计与实现[J].计算机技术与发展,2010,20(4):235-238. |
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| 作者姓名： | 王瑞晓 贺占庄 |
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| 作者单位： | 西安微电子技术研究所,陕西,西安,710065 |
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| 基金项目： | 国防科工委民用航天基金 |
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| 摘 要： | 在CAN总线中,位定时和同步机制保证了CAN网络的正常通讯,是CAN控制器设计的难点和重点之一.鉴于此,在深入研究CAN总线位定时和同步机制工作原理的基础上,提出了一种位定时和同步机制的设计方法,并给出了相应的结构框图,对各模块进行详细介绍.该设计用verilog HDL代码实现,在Quartus Ⅱ 7.0环境中进行功能仿真.经分析,完全符合CAN2.0的协议规范,实现了位定时和同步的功能,从而验证了设计的正确性.
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| 关 键 词： | CAN总线 位定时 同步 Quartus Ⅱ 7.0 |
Design and Implementation of CAN Bus Bit Timing and Synchronization. |
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| WANG Rui-xiao,HE Zhan-zhuang.Design and Implementation of CAN Bus Bit Timing and Synchronization.[J].Computer Technology and Development,2010,20(4):235-238. |
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| Authors: | WANG Rui-xiao HE Zhan-zhuang |
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