| 基于FPGA流水线RISC微处理器的设计 |
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| 引用本文： | 黄旺华,李振坤,刘怡俊,黄静怡.基于FPGA流水线RISC微处理器的设计[J].微计算机信息,2008,24(14):187-189. |
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| 作者姓名： | 黄旺华 李振坤 刘怡俊 黄静怡 |
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| 作者单位： | 广东工业大学计算机学院,广东,510006 |
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| 基金项目： | 人事部留学回国人员科技活动择优基金
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广东省科技计划
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广东省自然科学基金 |
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| 摘 要： | 文章介绍了基于FPGA的流水线RISC微处理器的设计,包括关键模块设计和流水线设计.所设计的微处理器主要由ALU,译码单元,取指逻辑,寄存器堆,指令存储器,数据存储器等关键模块组成,其指令和数据长度都为32位,采用三种寻址方式.通过对关键模块的时序分析,设计合理的流水线.文章着重分析了因流水线产生的相关性问题.并采用旁路技术(Forwarding)和硬件"猜测法"加以解决.综合和功能仿真结果表明该RISC处理器达到了设计要求,其最高时钟频率达到74.59MHz.
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| 关 键 词： | RISC 流水线 相关性问题解决 FPGA 流水线 RISC 微处理器 设计合理 Based Pipelining Microprocessor 最高时钟频率 仿真结果 功能 综合 测法 硬件 Forwarding 旁路技术 相关性问题 时序分析 关键模块 寻址方式 |
| 文章编号： | 1008-0570(2008)05-2-0187-03 |
| 修稿时间： | 2008年2月23日 |
Design of RISC Microprocessor with Pipelining Based on FPGA |
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| HUANG Wang-hua,LI Zhen-kun,LIU Yi-jun,HUANG Jing-yi.Design of RISC Microprocessor with Pipelining Based on FPGA[J].Control & Automation,2008,24(14):187-189. |
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| Authors: | HUANG Wang-hua LI Zhen-kun LIU Yi-jun HUANG Jing-yi |
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