| 用Verilog硬件描述语言设计数字计时器 |
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| 引用本文： | 欧阳玲,宋克,王双红. 用Verilog硬件描述语言设计数字计时器[J]. 中原工学院学报, 2004, 15(2): 73-75 |
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| 作者姓名： | 欧阳玲 宋克 王双红 |
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| 作者单位： | 1. 中原工学院,电气工程系,河南,郑州,450007
2. 西安交通大学,电信学院,陕西,西安,710049 |
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| 摘 要： | 介绍了一种利用Verilog硬件描述语言设计数字计时器的方案,具有成本低、设计简单、容易扩展的特点.给出了系统各部分逻辑电路的HDL描述和电路综合结果.
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| 关 键 词： | 硬件描述语言 计时器 电路综合 |
| 文章编号： | 1671-6906(2004)02-0073-03 |
| 修稿时间： | 2004-02-19 |
Designing Digitai-Calculagraph By Verilog HDL |
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| OUYANG Ling ,SONG Ke ,WANG Shuang-hong. Designing Digitai-Calculagraph By Verilog HDL[J]. Journal of Zhongyuan Institute of Technology, 2004, 15(2): 73-75 |
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| Authors: | OUYANG Ling SONG Ke WANG Shuang-hong |
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| Affiliation: | OUYANG Ling 1,SONG Ke 2,WANG Shuang-hong 1 |
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| Abstract: | |
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