| RISC-V指令集子集RV32I的译码电路设计与优化 |
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| 引用本文： | 陈 勇,毛宇鹏,朱玉全,黄盛杰,陈宇宸.RISC-V指令集子集RV32I的译码电路设计与优化[J].电子器件,2023,46(2):297-302. |
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| 作者姓名： | 陈 勇 毛宇鹏 朱玉全 黄盛杰 陈宇宸 |
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| 作者单位： | 江苏大学计算机科学与通信工程学院；江苏龙睿物联网科技有限公司；江苏省农业机械试验鉴定站；南京工业大学 ２０１１ 学院 |
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| 摘 要： | 面向RISC-V处理器五级流水线数据通路，设计了基于FPGA的RISC-V指令集子集RV32I的指令译码电路。电路分为主译码电路和程序计数器输入选择(PCSel)译码电路，使用Verilog HDL编程设计，并进行了系列优化:使用时序约束工具分析时序状态，设定约束后对电路进行综合，降低电路延迟;利用无关项化简组合逻辑，减少模块输入输出项，减少电路级联;构建独立的32位串并行数值比较器;插入流水线，提高电路工作频率。电路基于FPGA芯片CycloneⅣEP4CE6F17C6进行设计，使用Quartus Prime 17.1对电路进行仿真，仿真结果表明:在Slow 1 200 m V 85℃条件下，指令译码电路达到295.6 MHz的工作频率，相比同类设计具有高速和低资源消耗的特点。
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| 关 键 词： | RISC-V RV32I指令集 指令译码电路 |
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