| 高质量七倍分频电路的设计与实现 |
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| 引用本文： | 张继刚,李维忠.高质量七倍分频电路的设计与实现[J].现代电子技术,2008,31(6):12-14. |
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| 作者姓名： | 张继刚 李维忠 |
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| 作者单位： | 内蒙古工业大学,内蒙古,呼和浩特,010051 |
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| 摘 要： | 提出一种可实现占空比为50%的7倍时钟分频电路的高可靠性设计方案,并分别给出由分立元件组构和由Verilog HDL语言描述的2种实现方法。与已有方案相比,该设计不仅可以节省器件资源,而且完全避免了冒险现象对于分频时钟波形造成的影响。在Quartus环境下,分别对门级设计和基于Verilog HDL语言的行为级描述进行仿真验证,结果显示该方案合理可行。
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| 关 键 词： | 奇数次分频器 格雷码计数器 时钟波形 FPGA |
| 文章编号： | 1004-373X(2008)06-012-02 |
| 修稿时间： | 2007年9月13日 |
Design and Implementation of High Quality 1:7 Frequency Divider |
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| ZHANG Jigang,LI Weizhong.Design and Implementation of High Quality 1:7 Frequency Divider[J].Modern Electronic Technique,2008,31(6):12-14. |
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| Authors: | ZHANG Jigang LI Weizhong |
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| Abstract: | |
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| Keywords: | odd number frequency divider Gary code counter clock waveform FPGA |
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