| 集成电路可测试性前端设计环境构建 |
| |
| 引用本文： | 鄢斌,谷会涛,赫芳.集成电路可测试性前端设计环境构建[J].信息安全与通信保密,2012(12):82-84. |
| |
| 作者姓名： | 鄢斌 谷会涛 赫芳 |
| |
| 作者单位： | 海军计算技术研究所,北京,100841 |
| |
| 摘 要： | 针对高复杂度芯片的生产制造缺陷难以进行充分测试的难题,文中将Mentor公司的4款可测性设计软件集成到芯片前端设计开发流程中,构建相应的设计开发环境。基于此开发环境设计AES算法硬件单元的过程表明,可测试性设计工具能相互配合,很好地支持复杂电路,辅助设计人员正确生成存储器内建自测试电路、边界扫描电路、内部扫描链等多种测试电路,提高了电路的可测试性。
|
| 关 键 词： | 可测性设计 扫描链 内建自测试 边界扫描 |
Integrated Circuits Front Development Environment for Testability |
| |
| YAN Bin,GU Hui-tao,HE Fang.Integrated Circuits Front Development Environment for Testability[J].China Information Security,2012(12):82-84. |
| |
| Authors: | YAN Bin GU Hui-tao HE Fang |
| |
| Affiliation: | (Navy Computing Technology Institute,Beijing 100841,China) |
| |
| Abstract: | |
| |
| Keywords: | design for testability scan chain build-in self-test boundary-scan |
| 本文献已被 CNKI 万方数据 等数据库收录！ |
|
