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| 基于Verilog HDL的DDS相位累加器的一种优化设计 | |
| 引用本文： | 熊兴中,杨平先,吴治隆.基于Verilog HDL的DDS相位累加器的一种优化设计[J].四川轻化工学院学报,2004,17(2):49-53. |
| 作者姓名： | 熊兴中 杨平先 吴治隆 |
| 作者单位： | 四川理工学院电子与信息工程系,四川自贡643000 |
| 摘 要： | 通过对基于Verilog HDL的DDS相位累加器的传统设计方法的对比分析，提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案，该方案既具有提高速度又具有节约资源的优点，并且以一个八位相位累加器为例，给出了实验仿真结果。 |
| 关 键 词： | Verilog HDL 流水线技术 相位累加器 电子设计自动化 |
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