|
|||||
|
|
| 一种高速RS译码器的FPGA实现 | |
| 引用本文： | 王梦,李明,严来金. 一种高速RS译码器的FPGA实现[J]. 电子技术应用, 2005, 31(1): 75-77 |
| 作者姓名： | 王梦 李明 严来金 |
| 作者单位： | 上海大学微电子中心,200072;上海大学微电子中心,200072;上海大学微电子中心,200072 |
| 摘 要： | 结合流水线技术,对一种新提出的RS译码的欧几里德迭代算法及其VLSI结构,给出了基于时域译码的FPGA实现和验证,并采用分时复用技术对译码器的关键模块——解关键方程模块的结构加以改进,使其错误位置和错误值多项式单元能面积复用。该结构的特点是:控制单元简单;模块结构非常规则,易于用VerilogHDL实现;可应用于高速通信场合。 |
| 关 键 词： | RS译码 FPGA 流水线 关键方程 规则结构 |
| 修稿时间： | 2004-07-15 |
The farther study to the realization of SAR real-time signal processor by FPGA |
|
| Abstract: | |
| Keywords: | FPGA |
| 本文献已被 CNKI 万方数据 等数据库收录！ | |