VHDL设计中电路优化问题探讨

近年来，随着集成电路技术和EDA技术的不断发展，集设计、模拟、综合和测试功能为一体的VHDL语言，已作为IEEE标准化的硬件描述语言。由于其在语法和风格上类似于现代高级汇编语言，具有良好的可读性，描述能力强，设计方法灵活，易于修改，又具有可移植性，可重复利用他人的IP模块（具有知识产权的功能模块）等诸多优势而成为EDA设计方法的首选。VHDL设计是行为级设计，所带来的问题是设计者的设计思考与电路结构相脱节。设计者主要是根据VHDI。的语法规则，对系统目标的逻辑行为进行描述，然后通过综合工具进行电路结构的综合、编译和优化，并通过仿真工具进行逻辑功能仿真和系统时延的仿真。实际设计过程中，

Discussion on Circuits Optimization in VHDL Programming