|
|||||
|
|
| 高速时钟驱动电路的优化设计 | |
| 作者单位： | ;1.中国电子科技集团公司第五十四研究所;2.中国人民解放军63916部队 |
| 摘 要： | 随着系统电路工作频率的不断提高,在应用中对系统互连和电路间的时钟传输提出了更高的要求。提出了一款基于LVDS(低压差分信号)接口的时钟分路驱动电路,该电路可输出四路时钟信号,工作频率在2 GHz以下,电路采用了0.13μm CMOS工艺,电源电压为3.3 V,内部集成了LDO电路。主要阐述了如何通过内部预加重电路,共模电压稳定电路,占空比调整电路等模块来优化电路的性能,并配合仿真进行了相关的分析。 |
| 关 键 词： | LVDS 预加重电路 占空比调整 共模电压稳定 |
Design Optimization of High-speed Clock Drive Circuit |
|
| Abstract: | |
| Keywords: | |