新思科技早期RTL探测工具加快IC设计实现

目前IC设计规模越来越复杂，如典型SoC的时钟频率已经达到1GHz以上，同时包含不同的IP和可复用设计。在IC早期RTL设计开发阶段，设计人员需要收集所有相关数据，但是这些数据常常有多个不同来源，并且一致性和完整度各有不同，因此设计人员需要花费数周的时间对这些数据进行整理，以得到一个完整干净的RTL，然后才能进行后续的设计。