基于28 nm工艺数字芯片的时钟树设计 |
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作者姓名: | 陈力颖 汤勇 吕英杰 |
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作者单位: | 天津工业大学电子与信息工程学院;天津工业大学天津市光电检测技术与系统重点实验室;南开大学电子信息与光学工程学院 |
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摘 要: | 针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较。结果表明:使用分步CTS的时钟偏移减小了52%,提高了时钟网络的性能,从而时序得到了很大的改善,芯片泄漏功耗也降低了45%。
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