| 一种精确的锁相环IP模块行为级建模 |
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| 引用本文： | 马哲,蔡敏. 一种精确的锁相环IP模块行为级建模[J]. 半导体技术, 2006, 31(4): 310-314 |
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| 作者姓名： | 马哲 蔡敏 |
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| 作者单位： | 华南理工大学物理科学与技术学院微电子系,广州,510000;华南理工大学物理科学与技术学院微电子系,广州,510000 |
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| 摘 要： | 根据模拟硬件描述语言Verilog-A的特点,抽取欲设计锁相环各模Vegilog-A建立的相应模块的行为级模型中,并且根据晶体管级仿真结果对行为级模型中的参数进行实时修正,建立了比较精确的中心频率为100MHz的PLL行为级模型.
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| 关 键 词： | 锁相环 行为级 模型 Verilog-A 仿真 |
| 文章编号： | 1003-353(2006)04-0310-05 |
| 收稿时间： | 2005-12-13 |
| 修稿时间： | 2005-12-13 |
Accurate IP Behavioral Modeling of Phase Lock Loop |
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| MA Zhe,CAI Min. Accurate IP Behavioral Modeling of Phase Lock Loop[J]. Semiconductor Technology, 2006, 31(4): 310-314 |
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| Authors: | MA Zhe CAI Min |
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| Affiliation: | Department of Physics, Suoth China University of Technology Guangzhou, 510000 China |
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| Abstract: | |
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| Keywords: | PLL behaviral-level model Verilog-A simulation |
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