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| 全数字时钟锁相环的设计 | |
| 作者姓名： | 潘申富 王立功 |
| 作者单位： | 1. 北京大学电子学系,北京,100084 2. 电子第54研究所,石家庄,050081 |
| 摘 要： | 提出了一种全数字时钟锁相环的设计方法,采用一种基于FPGA+DDS的设计,采用数字鉴相,用数字环路输出来控制DDS的输出频率,算法灵活,可移植性强,可广泛应用于调制解调器或其它电子设备的设计。 |
| 关 键 词： | 数字时钟锁相环 DDS 环路滤波器 |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ | |
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