容错式快速准同期装置的研究

为了提高同期装置的可靠性,本文在分析了各种容错系统优缺点的基础上提出了一种容错式快速准同期装置方案并给出了实现电路。该容错系统由三个子系统构成,并通过表决权电路产生最终输出。实验表明:该容错系统能够扼制当一个子系统出错时对同期装置最终输出的影响,也能扼制装置出现的瞬时性和阵发性故障。