| LotteryBus的设计与实现 |
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| 引用本文： | 潘杰,胡丹,张志敏.LotteryBus的设计与实现[J].微电子学与计算机,2005,22(7):76-78. |
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| 作者姓名： | 潘杰 胡丹 张志敏 |
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| 作者单位： | 1. 中国科学院计算技术研究所,北京,100080
2. 中国科学院计算技术研究所,北京,100080;江南大学信息工程学院,江苏,无锡,214036 |
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| 基金项目： | 国家自然科学基金，国家高技术研究发展计划(863计划) |
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| 摘 要： | 为了提高SoC内部总线的性能,优化总线架构.文章提出了一种新颖的LotteryBus总线机制.通过将其与静态优先级及时分复用总线进行比较,介绍了它的特点及其仲裁机制.并且设计和实现了一个4-Masters的LottervBus用于龙芯SoC内部高速总线的改进,功能仿真和FPGA验证证明这一总线机制的可行性和正确性.
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| 关 键 词： | 静态优先级 时分复用 龙芯SoC 线性反馈移位寄存器 |
| 文章编号： | 1000-7180（2005）07-076-03 |
| 收稿时间： | 2004-11-24 |
| 修稿时间： | 2004年11月24 |
A Design and Implementation of LotteryBus |
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| PAN Jie,HU Dan,ZHANG Zhi-min.A Design and Implementation of LotteryBus[J].Microelectronics & Computer,2005,22(7):76-78. |
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| Authors: | PAN Jie HU Dan ZHANG Zhi-min |
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| Abstract: | This paper presents LotteryBus, a novel communication architecture for System on a Chip(SoC) designs. Through comparing LotteryBus with static priority based shared bus and time division multiplexed access based architecture, we describe features and arbiter mechanism of it. Moreover, we design a 4-Masters LotteryBus for the improvement of Godson SoC Processor Local Bus, and it has good performance proved function simulation and FPGA verification. |
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| Keywords: | LotteryBus |
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