| 一种小面积低功耗串行AES硬件加解密电路 |
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| 引用本文： | 韩少男,李晓江. 一种小面积低功耗串行AES硬件加解密电路[J]. 微电子学, 2010, 40(3) |
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| 作者姓名： | 韩少男 李晓江 |
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| 作者单位： | 中国科学院,微电子研究所,北京,100029 |
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| 基金项目： | 浙江省高科技基金资助项目 |
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| 摘 要： | 通过分析AES算法的基本原理,对AES算法中的子模块SubBytes和Mixcolumns的硬件电路实现方法进行优化,提出一种新的key硬件电路实现方式,并在key的实现电路中采用低功耗设计.与目前的大多数实现电路相比,该电路可以有效减小芯片面积,降低电路功耗.采用串行AES加密/解密电路结构,经综合仿真后,芯片面积为8 054门,最高工作频率为77.4 MHz,对128位数据加密的速率为225 Mbps,解密速率达到183 Mbps,可满足目前大部分无线传感网络数据交换速率的需求.
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| 关 键 词： | AES算法 加密/解密 串行电路 |
Area and Power Optimized Serial AES Encrypt/Decrypt Circuit |
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| HAN Shaonan,LI Xiaojiang. Area and Power Optimized Serial AES Encrypt/Decrypt Circuit[J]. Microelectronics, 2010, 40(3) |
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| Authors: | HAN Shaonan LI Xiaojiang |
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| Abstract: | |
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| Keywords: | ASIC |
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