| 基于FPGA/CPLD的占空比为1:n的n分频器的设计 |
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| 引用本文： | 何静,李清峰. 基于FPGA/CPLD的占空比为1:n的n分频器的设计[J]. 现代电子技术, 2006, 29(8): 17-18 |
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| 作者姓名： | 何静 李清峰 |
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| 作者单位： | 湖南商学院,湖南,长沙,410205 |
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| 基金项目： | 浙江省湖州市自然科学基金 |
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| 摘 要： | CPLD和FPGA都是可蝙程逻辑器件，利用他们进行数字系统设计具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在线检验等优点。Verilog HDL是目前应用最为广泛的硬件描述语言之一，可以用来进行各种层次的逻辑设计．也可以进行数字系统的逻辑综合、仿真验证和时序分析。简要介绍了CPLD／FPGA器件的特点和应用范围，并以占空比为1：5的5分频器的设计为例，介绍了在Max＋Plus Ⅱ开发软件下．利用Verilog HDL硬件描述语言设计数字逻辑电路的过程和方法。最后给出了仿真波形。
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| 关 键 词： | 数字逻辑电路设计 占空比 n分频器 |
| 文章编号： | 1004-373X（2006）08-017-02 |
| 收稿时间： | 2005-10-17 |
| 修稿时间： | 2005-10-17 |
Design of n Frequency Divider Whose Duty Ratio is 1 : n Based on FPGA/CPLD |
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| HE Jing,LI Qingfeng. Design of n Frequency Divider Whose Duty Ratio is 1 : n Based on FPGA/CPLD[J]. Modern Electronic Technique, 2006, 29(8): 17-18 |
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| Authors: | HE Jing LI Qingfeng |
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| Affiliation: | Hunan Business College, Changsha, 410205, China |
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| Keywords: | Verilog HDL CPLD/FPGA |
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