| 基于CPLD的通用PCI扩展总线桥设计 |
| |
| 引用本文： | 汪安东.基于CPLD的通用PCI扩展总线桥设计[J].电子科技,2004(3):35-39. |
| |
| 作者姓名： | 汪安东 |
| |
| 作者单位： | 西安电子科技大学电子工程学院,陕西,西安,710071 |
| |
| 摘 要： | 阐述了使用CPLD实现通用PCI扩展总线桥的设计方法,并且介绍了用Verilog HDL语言进行PCI总线目标模块设计的方案,重点叙述了PCI扩展总线桥逻辑设计和Verilog HDL实现模块的设计,并给出了PCI扩展总线桥的仿真时序图.
|
| 关 键 词： | PCI总线 CPLD Verilog HDL 时序状态机 |
| 修稿时间： | 2004年3月5日 |
A Design of the CPLD Based General Expansion Bridge of PCI Bus |
| |
| Wang Andong.A Design of the CPLD Based General Expansion Bridge of PCI Bus[J].Electronic Science and Technology,2004(3):35-39. |
| |
| Authors: | Wang Andong |
| |
| Abstract: | The paper begins with a discussion of the design of a CPLD based general expansion bridge of PCI bus, followed by an introduction to the scheme for implementing it using Verilog HDL with emphasis on the design of a circuit logic scheme and its implementation using Verilog HDL, and concludes with a presentation of some simulation timings provided on the Quartus 11 2.0 platform. |
| |
| Keywords: | PCI bus CPLD verilog HDL state machine |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
