高分辨图像二维FFT正/反变换实时处理方法及硬件实现*

高精度密集型数值计算和大规模数据缓存,是高分辨率图像二维FFT(快速傅里叶变换)实时实现中的主要难点。利用实信号傅里叶变换的周期对称性和频域数据的共轭对称性,提出了一种高效且易于硬件实现的二维FFT正/反变换的实时处理方法,将实值图像二维FFT中的一维FFT计算和存储需求缩减了近一半。在以4片TS201为计算核心的DSP处理平台上,使用该方法实现了二维FFT正/反变换和图像频域滤波。实验表明,无须片外存储,单片TS201可处理最大512×512像素的图像;该尺寸图像的正/反变换总处理时间为49.6 ms,     

基-2 FFT处理器的FPGA实现

针对当前数字信号处理领域对快速傅里叶变换应用的广泛需求,在对算法原理分析的基础上,给出了8点基-2按时间抽选FFT处理器的实现方案;并综合Xilinx xc3s1500系列芯片,通过Modelsim SE 6.0对程序进行仿真.实验结果表明,该处理器功能实现正确,并且具有较高的运算速度和精度.     

适用于多核处理器的簇状片上网络设计

提出一种新型簇状片上网络架构。该架构以二维网状拓扑结构连接各个簇单元,每个簇单元由3个处理器、1个直接访存单元和1个簇共享存储单元组成。基于该架构的多核处理器可以获得更高的通信效率及存储器利用率。在实验系统上实现3 780点的快速傅里叶变换,结果表明,在快速傅里叶变换应用中存储器的利用率能提升至79.5%。     

基于Radon变换的浅海低SNR目标被动测距算法

针对在较低信噪比情况下,无法清晰观测浅海波导中宽带声源干涉条纹,利用Radon变换估计条纹斜率会出现误差,影响声源被动测距精度的问题,提出一种针对声强干涉条纹进行二维傅里叶变换,获得二维傅里叶变换脊,利用Radon变换估计脊的斜率,准确估计目标声源距离的方法.基于波导不变量的概念,对干涉条纹进行二维傅里叶变换,根据脊的斜率与干涉条纹的斜率之间对应关系,通过Radon变换估计脊的斜率换算出干涉条纹斜率,最终实现目标被动测距.数值仿真在不同信噪比情况下算法改进前后目标测距的效果对比,发现所提算法可以获得2dB增益,即在更低信噪比条件下实现被动测距,验证所提方法的有效性.     

FFT计算菲涅尔衍射相位的跳变与矫正研究

采用傅里叶变换算法计算菲涅尔衍射相位时,在相位未解包裹的情况下,接收面上提取的相位分布曲线会出现跳变,如果进行解包裹,必然会导致错误的结果。研究发现用傅里叶变换算法进行衍射计算导致接收面上相位跳变的原因,是因为快速傅里叶变换（FFT）对矩阵标注索引的方式与离散傅里叶变换（DFT）有所区别,从而导致计算结果的相位与真实相位有差异。本文提出在FFT运算前后分别进行一次倒谱的方法矫正这种相位跳变,并仿真利用单次FFT进行二维矩孔的菲涅尔衍射,用2次倒谱矫正接收面上的相位跳变,结果证明了该矫正方法的可行性。     

在多处理机中实现图像处理的并行化算法研究

单处理机系统难于满足大型数字图像的实时处理要求,多处理机并行工作系统可以提高数字图像处理的效率和效果.本文分析多处理机系统在数字图像处理中的并行化机会,运用数字图像处理中傅里叶变换的特点,在多处理机中实现流水线算法、FFT算法的并行化(二元交换算法)、快速傅里叶变换、基本的主从实现等算法,解决了傅里叶变换和快速傅里叶变换中N取较大值时所产生的顺序复杂性,进而使多处理机系统中能够使多个处理机之间能够更加协调工作,更加有效地利用CPU.     

二维Tchebichef 正交矩反变换的快速算法

提出了一种二维Tchebichef矩反变换的快速算法.借助Clenshaw递推公式,推导了一维Tchebichef矩反变换的快速算法,并将其推广至二维Tchebichef正交矩反变换的计算.与以迭代方式计算Tchebichef多项式进而计算二维Tchebichef矩反变换的方法相比,文中提出的算法有效地减少了算术运算的次数,大幅提高了计算速度.实验结果表明了该方法的有效性.     

基于模块的动态可重构系统设计

可重构计算是介于通用处理器和ASIC之间的全新计算解决方案,是一种即保留了硬件计算的速度性能,又兼具软件编程情况灵活性的算法实现方式.介绍了基于模块的动态可重构系统设计方法和模块间的通信方式.实现了基于单片Xilinx Virtex-Ⅱ Pro FPGA片上动态自重构系统,可在系统运行时以较短的时间开销灵活加载所需的重构功能模块,充分体现了可重构计算的性能与速度的优势.     

Zynq异构FPGA平台的OpenCL框架研究

物联网与移动互联网的快速发展对高性能计算的需求愈发强烈,异构芯片往往比通用处理器有更好的计算能力,面对不同厂商的各种异构加速器,OpenCL作为业界标准统一了各种异构芯片的开发方式.FPGA在很多领域因其高性能、低功耗的特点成为异构芯片的佼佼者,但是目前对基于Xilinx FPGA的SoC尚无OpenCL的支持.本文以OpenCL规范为基础,为Xilinx Zynq SoC提供了OpenCL编程所需的依赖环境,实验结果表明,该环境为此类SoC开发省去了至少7个与硬件相关的开发步骤,使其易用性与开发效率有很大改善.     

基于IBM量子计算云服务的量子傅里叶变换实现

Shor算法能够相对经典大整数分解算法实现指数加速,从而直接威胁到了RSA密码体制,而量子傅里叶变换是Shor算法中的一个关键变换,也能够相对经典离散傅里叶变换实现指数加速,从而引起了广泛关注。主要针对量子傅里叶变换的实现方案进行研究。首先介绍了IBM公司量子计算云服务的编程基础,随后设计了3比特量子傅里叶变换的量子线路,最后在IBM公司5超导量子比特的量子计算芯片上进行了实验验证。     

OFDM系统中IFFT/FFT处理器的设计与实现

提出了Radix-4 FFT的优化算法,采用该优化算法设计了64点流水线IFFT/FFT处理器,该处理器可以在64个时钟周期内仅采用3个复数乘法器获得64点处理结果,提高了运算速度,节约了硬件资源。通过Xilinx XC2S300E Spartan2E系列的xc2s300e器件进行下载验证,仿真结果与MATLAB计算结果误差小于0.5%,该处理器已经成功应用于某OFDM通信系统中。     

Efficient parallel architecture for multi-level forward discrete wavelet transform processors

A resource efficient and high-performance architecture for a two-dimensional multi-level discrete wavelet transform processor is presented in this paper. The JPEG2000 standard integer lossless 5-3 filter has been implemented. It achieves optimal hardware utilisation with minimal combinational logic block slices and high frequency of operation. To reduce the hardware complexity and to achieve high performance the proposed architecture implements lifting scheme with a single multiplier-free processing element to perform both predict and update operations. Symmetric extension is used at image boundaries without requiring any extra clock cycle. The generic architecture is very flexible and can perform up to five levels of forward transform on any arbitrary image size. Synthesis of the 5-level architecture on Xilinx Virtex 5 FPGA shows that the processor can achieve a maximum frequency of operation of 221.44 MHz. The reduced hardware complexity and high frequency of operation render the design suitable for incorporation in image processing applications requiring fast operations. The 5-level design has been successfully implemented on a Xilinx Spartan 3E FPGA, utilising only 1104 slices for a 512-by-512 pixel test image, the lowest hardware requirements for a 5-level discrete wavelet transform processor reported to date.     

基于可配置处理器的SoC系统级设计方法

论文对一种经过改进的SoC系统级快速设计方法进行了介绍和研究。该设计基于可配置处理器核,在设计早期阶段对SoC系统快速建模,以获得针对具体应用算法的最优性能。同时,利用软硬件协同设计方法,得到硬件结构模型和软件开发平台。实验结果表明,该方法不仅灵活,而且设计周期短,减少了设计工作量。     

SM2专用指令协处理器设计与实现

国家商用密码算法SM2是基于椭圆曲线密码学(ECC)而制定的公钥密码协议,已被国际标准化组织(ISO)确立为国际标准.在实际应用中,SM2算法计算过程的复杂性使其面临实现效率低的问题,并且在实现过程中还会出现与密钥相关的侧信道信息泄露.为了解决上述问题,设计了一种适用于SM2的专用指令硬件协处理器.协处理器包含接口逻辑...     

用DSP实现光栅高准确度细分技术

对提高光栅的细分准确度进行了研究,提出了一种查表和插值相结合的方法,并用该方法设计了一个光栅测量系统,系统采用硬件对光栅莫尔条纹进行二细分和判向、用高速并行A/D转换器进行数据采样、用数字信号处理器完成插值算法,具有高速、高准确度的特点。     

Hardware - software co-design framework for sum of absolute difference based block matching in motion estimation

Motion estimation is the computationally intensive part of video encoding. This paper presents a processing element based architecture for accelerating the calculation of Sum of Absolute Differences (SAD) which is the most widely used block matching criteria in motion estimation. A clock gating method is anlysed to enable or disable the required processing elements for a particular time of use. The selection of processing elements is performed based on motion analysis of the input video. The level of motion is estimated from initial frames to configure the hardware for SAD evaluation. A System-on-Chip approach, implemented in Xilinx Zynq SoC is proposed that will be efficient in terms of power and resource utilization as the hardware is configured based on the property of input video. This hardware-software co-design is able to achieve approximately 4.6x speed up compared to the the original software implementation of the framework running on ARM processor.     

基于FPGA的静态实时光谱采集与处理系统

为了实时获取静态迈克尔逊干涉仪得到的光谱信息,设计了基于FPGA的实时光谱采集分析系统。在Xilinx FPGA芯片上实现了干涉条纹到光谱数据的实时处理。在算法处理过程中,实现了干涉条纹滤波去噪、快速傅里叶变换、相位标定、光谱数据传输等模块化功能。实验结果显示,系统可以高速采集并实时处理光谱数据。     

FPGA implementation of image processing technique for blood samples characterization

This work presents a hardware implementation of an image processing algorithm for blood type determination. The image processing technique proposed in this paper uses the appearance of agglutination to determine blood type by detecting edges and contrast within the agglutinated sample. An FPGA implementation and parallel processing algorithms are used in conjugation with image processing techniques to make this system reliable for the characterization of large numbers of blood samples. The program was developed using Matlab software then transferred and implemented on a Vertex 6 FPGA from Xilinx employing ISE software. Hardware implementation of the proposed algorithm on FPGA demonstrates a power consumption of 770 mW from a 2.5 V power supply. Blood type characterization using our FPGA implementation requires only 6.6 s, while a desktop computer-based algorithm with Matlab implementation on a Pentium 4 processor with a 3 GHz clock takes 90 s. The presented device is faster, more portable, less expensive, and consumes less power than conventional instruments. The proposed hardware solution achieved accuracy of 99.5% when tested with over 500 different blood samples.