基于TCP/IP的DICOM网络通讯模型实现

DICOM标准是现代医学图像存储与传输系统(PACS)的核心,由于大多数PACS系统是建立在TCP/IP协议之上的,因此实现基于TCP/IP的DICOM网络通讯十分重要。该文通过对DICOM标准的理解和分析,采用C++语言分三个步骤实现目标:TCP/IP接口交互功能的实现、DICOM上层协议的实现、DICOM消息交换的实现。并以存储消息服务为例实现基于TCP/IP的DICOM网络通讯模型。     

分布式PACS中DICOM图像存取服务的设计与实现

分布式PACS相对于基于DICOM网络的传统PACS在系统结构和性能上有较大改进，但DICOM标准的专业性和复杂性严重阻碍了分布式PACS性能的提升。DICOM图像存取服务屏蔽了底层DICOM通讯协议和数据结构的复杂性，并通过为分布式PACS中的上层服务和外部应用提供一套IDL接口和访问机制来完成对DICOM图像文件中各类数据的访问，较大地提高了分布式PACS系统的开放性和互联互操作性。     

基于本体的DICOM医学图像检索

当前的一些医学图像存档和通讯系统（PACS）中对图像的检索只能通过与图像本身无关的信息来进行检索,不能基于图像语义检索。本文应用本体的概念来描述DICOM医学图像,提出了医学图像本体的框架,对DICOM信息模型进行了扩展。     

基于DICOM的数据组织及医学图像序列提取方法研究

DICOM标准是应用在PACS系统中的一个医学数字成像和通信的国际标准,文章在深入研究DICOM标准的基础上,结合在实际中开发PACS系统的相关经验,对基于DICOM的数据组织层次进行了较为深入的分析,给出了提取DICOM文件中相关属性信息并解析分离图像数据信息的一般方法,最终提取出基于DICOM标准的医学图像序列。     

PACS系统中的DICOM标准概述

医学数字图像通讯标准DICOM(DigitalImagingandCommunicationinMedicine)是医学信息学领域中正在广泛使用的工业标准,DICOM正在成为医院医学影像存档与通讯系统PACS(PictureArchivingandcommunicationSystem)事实上的国际标准。在国际上,已广泛地应用于各医学成像设备及PACS、RIS/HIS等信息系统的网络互联中。本文简要叙述了DICOM标准的组成部分,及其DICOM的特点、意义和运行机制。     

Q来A去

本文定义了PACS的内涵,阐述了PACS的意义和PACS系统的技术组成.同时,实施PACS必须支持DICOM 3.0标准,在DICOM 3.0标准下建立的PACS才能为最终用户提供更好得连接性和扩展性.最后说明了PACS系统与医院信息系统集成的意义,此二者的结合是数字化医院基础.     

GY-2 PACS中DICOM网关的设计与实现

DICOM协议是医学影像系统PACS中被广泛采用的标准,但目前医学图像数据源中很多是非DICOM标准的。文章结合广州医学院附属第二医院PACS实践经验,设计并实现了DICOM网关,将非DICOM图像融入PACS中,对于PACS的实现具有重要的意义。     

医院信息管理系统(HIS)和PACS

本文定义了PACS的内涵,阐述了PACS的意义和PACS系统的技术组成。同时,实施PACS必须支持DICOM3.0标准,在DICOM3.0标准下建立的PACS才能为最终用户提供更好得连接性和扩展性。最后说明了PACS系统与医院信息系统集成的意义,此二者的结合是数字化医院基础。     

DICOM-ECG的检索方案研究

目前ECG检索方面面临的设备兼容问题,为了让外界程序和内部医疗系统方便快捷的取得ECG信息,提出了用Web Services和DICOM协议来解决各个设备之间对接困难的问题.以医学界广泛应用的DICOM协议为基础,采用DICOM协议的通讯方式从各大医院的PACS中检索出ECG信息,并将此检索方式用Web Services封装向外界发布供Internet上的用户使用.应用此系统无需设计另外的管理系统,采用各大医院都具备的PACS就可完成ECG的存储和检索,而且可以和医学图像一起检索提高整合性.以从队CSONE检索ECG信息为例顺利的检索出来了XML格式的各种ECG信息,可供Internet上的各种应用程序和网站使用.     

基于DICOM的医学图像存储模型设计与实现

提出了医学图像存储模型，该模型由数据库服务器和Receiver中间件两大部分组成。首先，根据DICOM标准建立标准数据库；然后，Receiver中间件将DICOM图像文件解码为数据元素，并依据过滤规则将数据元素映射入数据库，完成医学图像的数据库存储。DICOM标准、数据库技术、元素过滤有效地降低了数据冗余，提高了检索效率。该模型比基于文件的存储模型更好地解决了PACS系统中医学图像在线存储问题。     

高速中文PostScript系统研究

PostScript为桌面设计过程中, 排版印刷的后端处理的开放标准。高速中文PostScript系统的实现涉及到多方面的技术我们一方面研究了中文PostScript系统的软件构成和算法另一方面, 设计并实现了基于Intel 80960CA超标量亿次处理器的高速中文PostScript处理硬件系统, 进一步将其扩充为分布式并行处理系统, 并在通用PC平台上实现单机和并行中文PostScript系统此外, 我们还提出了存储压缩等相关技术。本文探讨了上述系统的构成, 并对系统进行了测试和性能评价。测试表明, 我们通过采用这些高速的硬件系统及与其相适应的软件算法, 基本解决了中文’处理速度慢和成本高的问题。     

虚拟仪器设计中多线程技术的应用

以数据采集卡作为通用硬件平台,以VC作为上位软件开发工具,设计的多路数据采集系统,保证了数据采集的功能性,简化了硬件系统设计,还充分发挥PC机的软硬件资源,具有友好的人机交互界面.Windows的多线程技术可以实现并行处理,利用多线程技术,可以将数据采集和数据处理分开进行,保证了数据采集的实时性和良好的交互性,避免了数据丢失和CPU资源的浪费.     

基于多核任务并行处理的DSP软硬件设计

多核处理器的软件和硬件设计从传统的任务串行到任务并行处理,与单核处理器软硬件设计区别较大。本文以8核DSP芯片TMS320C6678为例,介绍了多核DSP的系统结构、多核处理器的任务分割和任务分配到各个核的方法、多个核之间的任务管理和核间通信,以及基于多核导航器的硬件设计方法。     

基于声卡和LabVIEW的地震信号采集系统

介绍了声卡的技术参数和硬件结构以及声卡数据采集系统的软件实现方式。用计算机声卡代替普通采集卡作为硬件,用数据分析和处理功能强大的工程实用软件LabVIEW作为软件开发平台,设计了一个较高采样精度、中等采样频率、灵活性好的数据采集系统,实现数据采集、显示、存储与信号分析(时域分析和频域分析)等功能,并以此为平台实现了地震信号的外触发和连续方式的采集,该系统已用于实验课程的教学中。     

基于单片机的脉冲信号采集与处理

为了提高脉冲信号采集与处理的精度，从硬件、软件、采集与处理方法三个方面，探讨了采用单片机技术采集与处理三种脉冲信号的技术途径。设计了以主机板为核心配以三块接口板的硬件子系统和采用模块化分区结构的软件子系统。提出了显示功能子程序、加源刻度子程序、测井子程序的编制技术，以及三种脉冲信号采集与处理的方法。     

Feasibility of decoupling memory management from the execution pipeline

In conventional architectures, the central processing unit (CPU) spends a significant amount of execution time allocating and de-allocating memory. Efforts to improve memory management functions using custom allocators have led to only small improvements in performance. In this work, we test the feasibility of decoupling memory management functions from the main processing element to a separate memory management hardware. Such memory management hardware can reside on the same die as the CPU, in a memory controller or embedded within a DRAM chip. Using Simplescalar, we simulated our architecture and investigated the execution performance of various benchmarks selected from SPECInt2000, Olden and other memory intensive application suites.

Hardware allocator reduced the execution time of applications by as much as 50%. In fact, the decoupled hardware results in a performance improvement even when we assume that both the hardware and software memory allocators require the same number of cycles. We attribute much of this improved performance to improved cache behavior since decoupling memory management functions reduces cache pollution caused by dynamic memory management software. We anticipate that even higher levels of performance can be achieved by using innovative hardware and software optimizations. We do not show any specific implementation for the memory management hardware. This paper only investigates the potential performance gains that can result from a hardware allocator.     

基于TMS320LF2407的脑电信号处理系统设计

本论文介绍了脑电信号处理系统设计的两种基本方法及其优缺点,分析了DSP 尤其是TMS320LF2407的主要特点,阐述了基于TMS320LF2407DSP的16通道脑电信号处理系统的硬件和软件的实现方法.该系统硬件结构简单可靠、灵活性强,可以为脑电波的数字信号处理软件提供功能强大的硬件基础;该系统的软件充分利用了TMS320LF2407内部16通道的高速模数转换器,顺利实现了50Hz工频干扰的滤除,并最终获取清晰干净的16通道的脑电波形.     

博物馆声敏监控报警系统的设计与实现

介绍了博物馆安全防护监控技术的现状,提出了博物馆声敏监控报警系统的解决方案.具体分析了以声音信号的采集、分析与处理作为防盗报警手段的技术先进性,介绍了整个声敏监控报警系统的工作原理.详细讨论了用户对安防监控报警系统的需求,并且提出了整个系统的软、硬件设计与实现方案.介绍了软件系统的主要功能与结构,对声音信号的采集与处理、数据库的设计、软硬件之间的相互通讯等系统的关键技术进行了详细的阐述.     

Scalability and Parallel Execution of Warp Processing: Dynamic Hardware/Software Partitioning

Warp processors are a novel architecture capable of autonomously optimizing an executing application by dynamically re-implementing critical kernels within the software as custom hardware circuits in an on-chip FPGA. Previous research on warp processing focused on low-power embedded systems, incorporating a low-end ARM processor as the main software execution resource. We provide a thorough analysis of the scalability of warp processing by evaluating several possible warp processor implementations, from low-power to high-performance, and by evaluating the potential for parallel execution of the partitioned software and hardware. We further demonstrate that even considering a high-performance 1 GHz embedded processor, warp processing provides the equivalent performance of a 2.4 GHz processor. By further enabling parallel execution between the processes and FPGA, the parallel warp processor execution provides the equivalent performance of a 3.2 GHz processor.