DDS芯片AD9850的EPP接口设计

EPP接口的基本结构、寄存器及读写时序,AD9850的工作原理、数据寄存器及控制方式,给出了AD9850的EPP接口电路和控制字加载程序。     

EPP模式500ksps数据采集接口

通过对微机并行口EPP模式下数据读取时序的深入实验分析，研究实现500ksPs数据连续采集及传输涉及的软件和硬件相关因素；采用CPLD器件，结合大容量SRAM构成FIF0，实现Win98环境下EPP模式高速数据采集接口。     

基于uPSD323X的EPP增强并口的接口技术

系统介绍EPP增强并口接口协议,简要介绍ST公司uPSD323X系列器件的特点及其开发环境PSDsoftEXPRESS;从硬件电路和软件编程两个方面,详细介绍使用uPSD323X系列器件实现EPP增强并口接口的设计方法。     

CPLD在非接触位移测量系统中的应用

简要比较了FPGA和CPLD的特点,并对芯片EPM7064S进行开发,应用CPLD技术实现一种CCD传感器接口电路的设计,包括器件选取、设计思路、输入方法和时序仿真等,并且,对两种设计方案进行了比较,给出了时序仿真波形图,简化了整个电路系统的设计,提高了系统的抗干扰能力。     

基于MAX Ⅱ CPLD的LCD控制器设计

采用MAX Ⅱ系列CPLD器件来实现LCD控制器。由于MAX Ⅱ CPLD是唯一具有用户闪存(UFM)的CPLD,因此用一片CPLD芯片就可完成LCD全部的时序控制、显示控制等功能,这样无需再加入其它的接口器件,使微处理器和LCD显示模块之间的接口电路变得更加简洁。本文对LCD控制器的硬件及软件都给出了较详细的说明,并在EPM240ZM上实现了LCD控制器的功能。     

CPLD在有源电力滤波器中的应用

针对谐波污染问题,设计并实现了一种由上、下位机组成的并联型有源电力滤波器。以TMS320C5416 DSP为核心的下位机控制模块为背景,重点介绍了CPLD对其外围器件的逻辑接口设计,主要包括外围器件的片选和读写控制、DSP的中断管理和时钟信号的分频处理等。开发软件使用QuartusⅡ,通过硬件描述语言VHDL对其功能进行描述,并在波形编辑器中完成逻辑时序的仿真。     

基于CPLD的光积分时间可调线阵CCD驱动电路设计

在分析Sony公司的ILX554B型线阵CCD工作原理的基础上,针对CCD器件在光信号分析中存在的问题,详细介绍了驱动电路及积分时间控制的实现方法,并用VHDL语言和层次化电路设计了CCD的驱动时序和积分时间控制单元,选用MAX7000系列的复杂可编程逻辑器件(CPLD)芯片,使用MAX PLUS Ⅱ软件对所做的设计进行了功能仿真,实现了驱动时序和可调节积分时间的功能,并给出了CPLD实现电路和时序仿真波形.     

基于CPLD的EPP并行接口设计

详细介绍了一种在CPLD控制下实现的微型机EPP并行接口设计方案。CPLD的接口时序逻辑控制功能采用状态机工作方式实现，并给出了用VHDL编写的主要源代码。通过调试，该方案已成功应用于作者所开发的传感器数据采集系统，达到了良好的工程应用效果。     

基于双端口RAM的并口与89C51通信的电路设计

双端口RAM和增强型并口EPP是近年来研究的热点。本文通过对它们读写时序的详细探讨设计出了新的单片机和并口通信电路。该电路简单实用，可以较好地运用在数据采集系统中。     

基于FPGA的科学级CCD相机时序发生器的设计

简述了科学级CCD相机中CCD成像单元的时序发生器的功能:产生TDI-CCD、视频处理器和图像数据输出所需的各种时钟脉冲信号,在CCD成像单元工作中起着时间上同步协调的作用。该科学级CCD相机采用DALSA公司的IL-E2型TDI-CCD作为传感器,在分析IL-E2型TDI-CCD器件驱动时序关系的基础上,设计了科学级CCD相机时序发生器。选用FPGA作为硬件设计平台,使用VHDL语言对时序发生器进行硬件描述,采用EDA软件对所设计的时序发生器进行仿真,针对XILINX公司的可编程器件XC2VP20-FF1152进行适配。结果表明:系统的集成度、抗干扰能力提高了,实现了科学级CCD相机工作时的可靠性、稳定性,以及低功耗,同时也使设计与调试周期缩短至小时量级。     

麦芽生产过程的两级分布微机监控系统

介绍了两级分布式麦芽生产过程监控系统，它由一台ＩＢＭ－ＰＣ主机和三台ＭＣＳ－５１单片机从机组成，能完成麦芽生产的浸泡、发芽和烘干三阶段的技术参数测量、控制和管理等。本系统具有设计合理，可靠性高、功能强和价格低等优点。     

协议测试仪的EPP接口设计

WPT-2000是自主研制成功的国产广域网协议测试仪。它采用分体式系统结构，由一台便携式PC和包捕获控制器组成。为了实现两者之间高效而廉价的通信，采用了EPP接口方案。EPP是IEEE1284标准中定义的PC机上的增强并行接口协议，它支持高速半双工双向数据传送。结果证明，所设计的EPP接口方案可以完整可靠地将最高速率达2Mbps的广域网络数据包传送到PC。文中介绍了EPP接口协议、包捕获控制器的EPP接口电路设计和PC机上的EPP实现程序。     

PC机基于EPP接口的实验硬件扩展总线

辅助学生在微机原理与接口控制学习中建立从原理到应用的认识是微机接口实验应达到的首要目的。现有的实验系统,大多通过上位PC机与实验箱上的代理或目标处理器通信实现对实验电路的控制,其控制方式是间接的,不直观,且增加额外成本和环节,在实际工程应用中也很少使用。EPP直接接口的微机原理实验系统去除以往实验系统上的处理器,采用简单数字电路实现基于PC机EPP并口的标准总线扩展并连接实验电路,使控制访问更为直接,也更易与实际微机控制应用相结合。通过扩展总线接口还能连接学生自己设计的实验电路,有利于开放性实验的设计与实现。基于这一思想设计构造的实验系统经实际教学验证,效果良好。     

一种基于并口的虚拟仪器设计

本文设计了一种基于计算机并行接口的虚拟仪器。设计了虚拟仪器的硬件电路和软件,并开发了主机的测试分析程序,实现了常用示波器、万用表、任意波形发生器功能。该仪器具有方便、实用的优点。     

一种新型叶尖定时信号高精度处理技术

提出一种新型叶尖定时信号高精度处理方法。采用固定频率脉冲填充方法，并基于CPLD、FIFO、EPP的融合技术，实现10ns的叶尖定时分辩力。利用CPLD设计了24位高速同步计数锁存电路，引入光通信用放大芯片设计了高灵敏度、宽频带光电接收预处理电路，并设计了高速EPP接口电路及软件。在实验室条件下对处理系统进行了功能验证，实验证明该系统可以实现0．4μw的弱光检测。     

基于EPP模式下的高速并行通信接口

本文介绍了EPP模式下并口的操作方法与通信原理。通过EPP协议实现了16位I／O并行高速通信接口的设计;并利用控件TvicHW32在Windows下基于VC编程环境实现了计算机与外部设备的通信以及中断方式下的实时控制。该文还提供了部分硬件原理图及程序。     

DDR源同步接口的设计与时序约束方法

在高速I/O接口的设计中,DDR源同步接口的应用越来越广泛,因其在相同时钟频率下的数据带宽是SDR接口的两倍.由于DDR接口电路时序的复杂性,对其进行正确的时序约束也成为静态时序分析中的一个难点.结合曙光5000ASIC中的chipsct芯片,详细介绍了DDR源同步接口的设计,并且利用Synopsys公司的静态时序分析软件PrimeTime,对DDR接口接收端和发送端的时序约束方法进行了具体的分析说明.     

并行口EPP方式在数据通讯中的应用

本文详细分析了微机增强并行口EPP方式的特点和工作方式,以及在并行数据双向通讯中的具体应用。     

Parallel genetic programming: Synchronous and asynchronous migration

Genetic programming (GP) has been used successfully as a technique for constructing robot control programs. Depending on the number of evaluations and the cost of each evaluation however, GP may require a substantial amount of processing time to find a feasible solution. The advent of parallel GP has brought the execution time of GP to a more acceptable level. This paper investigates parallel GP with a mobile robot navigation problem. The parallel implementations are based on a coarse-grained model. A technique for distributing the task of serial GP is proposed. In particular, this technique shows that the total amount of work can be reduced while maintaining the quality of the solutions. Asynchronous and synchronous implementations are examined. We compare the performance in terms of both the solution quality and the execution time. The timing analysis is investigated to give an insight into the behavior of parallel implementations. The results show that the parallel algorithm with asynchronous migration using 10 processors is 33 times faster than the serial algorithm. This work was presented in part at the 5th International Symposium on Artificial Life and Robotics, Oita, Japan, January 26–28, 2000.     

基于增强型并口的CCD图像数据高速采集系统

针对CCD图像数据高速采集和实时传输处理,介绍一种利用增强型并口进行高速采集的方法;系统采用复杂可编程逻辑器件CPLD实现增强型并口的控制和系统时序与逻辑控制,为了保证CCD图像数据高速传输,采用FIFO(First In First Out)作为增强型并口总线和CCD数据流之间的缓存区进行数据缓存,协调传输速率与A/D采样速率的不一致,系统与计算机的高速数据传输采用VC++编程实现;通过实验结果得出系统数据传输速率达500 kB/s;该系统具有结构简单、性能稳定可靠、实时性强、体积小、功耗低等优点。