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李宥谋 《微电子学与计算机》2006,23(7):119-121,124
研究40Gb/s交换IP软核的验证和测试方法。通过建立SDH芯片验证平台和SDH芯片测试平台,实现IP软核的功能仿真、时序仿真和芯片性能测试。使得IP软核质量优良、性能稳定,适应性强,达到了交换IP软核的设计要求。形成了具有自主知识产权的40Gb/s交换IP软核。 相似文献
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以集成电路的快速发展与广泛应用为契机,针对FPGA开发过程中IP软核可复用的特点,提出一种提升FPGA嵌入式块存储器工作频率的IP软核设计方法。利用软件对不同读写类型和不同输入位宽的数据进行预处理,获取所需的硬件资源开销,并生成相应的硬件描述语言。IP软核设计时,在使用固定硬件资源的情况下,通过优化数据预处理方法,以及改变在综合阶段布局布线的处理结果,提高了工作频率。对设计的IP软核进行测试验证,结果表明,该设计方法生成的IP软核的功能和性能指标均符合设计要求,其工作频率最高可提升25.56%。 相似文献
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设计了一种用于测试SDRAM的可编程直接存储器存取控制模块(PDMA),把设计的PDMA作为IP软核,在基于PCI环境的RTL仿真平台上进行功能仿真、综合并将结果下载到PFGA上,建立基于FPGA的测试平台进行硬件测试验证。结果表明,板上PDMA工作频率66MHz,达到快速访问的设计要求。PDMA仿真了多个IP与SDRAM的数据交换,并且建立在通用的PCI环境下。因此本设计方法和建立的仿真测试环境可用于不同的IP,是解决不同IP开发中十分重要的仿真测试方案,大大缩短了IP开发的测试和验证的时间,对于发展IP软核有重要意义。 相似文献
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<正>片上系统(SystemonChip,SoC)一般包括可配置的通用IP核和用户自行设计的专用IP核组成的系统[1]。SoC芯片的规模、复杂度和集成度日益增加,芯片验证的时间占据了整个研发周期的三分之二,验证的充分性有效地保证了芯片投片的成功率[2]。在基于处理器IP设计构建出SoC芯片系统后,如何对系统架构和各功能进行验证的复杂度也在不断提高。在SoC芯片设计阶段的验证,通常分为两个阶段来进行验证。第一个阶段是在设计初期,使用软硬件协同仿真技术进行早期验证与开发,在此过程中主要是利用仿真技术对硬件系统功能进行验证以及设计漏洞的调试,是SoC设计中非常重要的环节。 相似文献
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星载设备长时间工作在空间环境中,宇宙中的带电粒子会造成器件功能异常,产生存储器软错误,严重时会损坏硬件电路.为模拟辐照环境对器件的影响,利用Xilinx公司的软错误缓解(SEM)控制器IP核,搭建了基于Xilinx Kintex-7的验证与测试平台,完成对SEM IP核的功能验证.为提高测试效率,设计了基于上述平台的自动注错方法.经过验证,该方法能够达到预期的帧地址覆盖率.实验结果表明,SEM IP核具备软错误注入与缓解功能,自动注错方法有利于此IP核的实际应用. 相似文献