CPLD六倍频在无刷直流电机速度采集中的应用

为解决无刷直流电机速度采集精度不高,而采用编码器又较复杂的问题,设计了基于复杂可编程逻辑器件(CPLD)六倍频速度采集的无刷直流电机控制系统.根据带霍尔传感器无刷直流电机的特点,采用CPLD对三路霍尔信号进行逻辑综合实现六倍频,将经过倍频的信号作为速度的反馈,从而提高了其速度采集的精度.仿真和实际实验结果与理论分析一致...     

基于FPGA的无刷直流电机控制系统设计

该文叙述了一种基于FPGA NIOS实现的无刷直流电机实时控制系统方案.利用FPGA设计PWM模块和控制模块进行电机速度控制,使系统外围电路简单;通过测量电机的霍尔传感器输出信号的脉宽计算出电机的速度:采用FPGA内嵌的软核处理器NIOS II进行增量PID算法控制,使系统的实时性增强.实验表明该系统硬件和软件设计合理,有很好的可靠性和实时性.     

倍频采样同步控制的实现及在电力谐波分析系统中的应用

本文基于目前普遍使用的以硬件实现的集成锁相环倍频器,提出了一种借助MCU的定时器实现对输入信号进行倍频采样进而实现同步控制的方法,并与采用锁相环部频的同步采样控制的方法进行了比较。     

新型全数字锁相环在无功补偿系统中的应用

在无功补偿控制系统中,采用了新型全数字锁相环技术,其在传统全数字锁相环的基础上加入了自适应模值控制模块;该系统在采样中采用该新技术进行倍频锁相,对采样电压设计了同步6倍频,提供6相触发脉冲,同时设计了同步128倍频,以保证ad在每周期采样128点;给出了该装置的硬件实现方法,同时给出了软件设计的程序流程;仿真与试验结果表明新型全数字锁相环技术可以大大提高锁相速度和精度,进一步提高无功补偿系统的功率因数。     

一种实用的超短波跳频频率合成器的设计

跳频通信的关键技术之一是跳频频率合成器的研制,文中介绍了一种用DDS技术结合锁相环的倍频方案,实现了频率的快速跳变和精细步进,同时简化了系统的设计并提高了系统的可靠性。     

基于Simulink的倍频电路锁相环仿真平台设计

根据电荷泵锁相环的基本原理建立了基于Simulink的倍频电路锁相环仿真模型,并按照设定的参数仿真环路带宽对暂态特性的影响,结果表明仿真平台能够验证倍频电路的性能,为研究噪声对时钟抖动的影响打下良好基础。     

控制力矩陀螺用高速高精度无刷直流电机控制系统

本文分析了大型航天器对控制力矩陀螺电机的性能要求,提出了一种基于MC33035和硬件锁相环电路的无刷直流电机控制系统,介绍了系统构成,分析了不同模式下的控制方法.通过该系统实现了CMG电机的高速高精度稳速控制,并给出了实验结果和波形.     

电容式微机械陀螺双环路闭环驱动电路研究

为了提高微机械陀螺系统的检测灵敏度,对微机械陀螺系统的驱动电路进行了研究.分析了微陀螺闭环驱动系统理论,基于此提出一种双环路闭环驱动方法,并且利用数学工具simulink建立系统模型,验证此方法的可行性,最后设计完成相应电路.此方法引入锁相环实现闭环驱动电路的稳频控制;采用自动增益控制器(AGC)实现恒幅控制.利用Hspice完成电路级仿真.结果表明,微机械陀螺双环路闭环驱动电路建立稳定振荡的时间为45 ms,稳定振荡频率为2.7553 KHz,频率偏差为0.1 z,频率抖动为0.056563 Hz.相对于传统的AGC闭环驱动电路,此闭环驱动电路建立稳定振荡时间缩短了30.77%,频率稳定性是传统AGC闭环驱动电路的32.72%.微机械陀螺环路闭环驱动电路提高驱动信号性能,对于微机械陀螺检测灵敏度的提高有着重要意义.     

CORDIC算法在永磁同步电机的位置处理上的应用

在永磁同步电机的变频调速系统中,电机转子位置的检测和处理准确与否直接影响整个控制系统的精度。提出一种基于FPGA的电机转子位置定位和处理方法,通过检测复合式增量编码器的A、B、Z、U、V、W 6路信号,经过四倍频及判向电路、位置检测及变换、CORDIC处理器,可精确得到当前电机转子角度位置的正余弦值。实验证明:位置检测与处理模块可以准确地检测到实时转子的位置,误差只有0.144°;快速准确处理电机转子的角度值;在硬件平台上实现了算法,效率高、效果好、硬件资源消耗少,为矢量控制的坐标变换模块提供精确的输入,提升了整个伺服系统的性能。     

基于单片机控制步进电机恒变速系统的设计

各种步进电机专用开发系统,适用于数控机床及某些特定条件及系统。本文通过单片机为开发平台,对步进电机进行控制,主要介绍步进电机控制器、驱动电路和LED显示电路的设计,其中在步进电机控制器的设计中,重点阐述脉冲产生电路以及对速度的控制,实现对步进电机速度精确控制的开发系统。     

Design and implementation of low power and high speed multiplier using quaternary carry look-ahead adder

Need of Digital Signal Processing (DSP) systems which is embedded and portable has been increasing as a result of the speed growth of semiconductor technology. Multiplier is a most crucial part in almost every DSP application. So, the low power, high speed multipliers is needed for high speed DSP. Array multiplier is one of the fast multiplier because it has regular structure and it can be designed very easily. Array multiplier is used for multiplication of unsigned numbers by using full adders and half adders. It depends on the previous computations of partial sum to produce the final output. Hence, delay is more to produce the output. In the previous work, Complementary Metal Oxide Semiconductor (CMOS) Carry Look-ahead Adders (CLA) and CMOS power gating based CLA are used for maximizing the speed of the multiplier and to improve the power dissipation with minimum delay. CMOS logic is based on radix 2(binary) number system. In arithmetic operation, major issue corresponds to carry in binary number system. Higher radix number system like Quaternary Signed Digit (QSD) can be used for performing arithmetic operations without carry. The proposed system designed an array multiplier with Quaternary Signed Digit number system (QSD) based Carry Look-Ahead Adder (CLA) to improve the performance. Generally, the quaternary devices require simpler circuit to process same amount of data than that needed in binary logic devices. Hence the Quaternary logic is applied in the CLA to improve the speed of adder and high throughput. In array multiplier architecture, instead of full adders, carry look-ahead adder based on QSD are used. This facilitates low consumption of power and quick multiplication. Tanner EDA tool is used for simulating the proposed multiplier circuit in 180 nm technology. With respect to area, Power Delay Product (PDP), Average power proposed QSD CLA multiplier is compared with Power gating CLA and CLA multiplier.     

Optimal floating point multiplication processor for signal processing

The design of a floating point matrix- vector multiplication processor array for VLSI, which has an optimal area-time complexity product, is presented. This processor array is capable of performing the function (where n = 1,…, N) and can be applied in many digital signal processing applications, by simply changing the matrix coefficients stored in that array. Each N-bit mantissa, M-bit exponent (N, M) processor element of the array comprises a mantissa multiplier/adder circuit and hardware to handle the floating point control. The multiplier/adder circuit is implemented by a new optimal algorithm, which is regular, recursive and fast. Secondly, the algorithm offers a highly local and regular interconnection network, which is a fundamental requirement in VLSI circuit design methodology.     

基于互补电阻开关的忆阻乘法器设计

现有的忆阻算术逻辑多采用单个忆阻器作为存储单元,在忆阻交叉阵列中易受到漏电流以及设计逻辑电路时逻辑综合复杂度高的影响,导致当前乘法器设计中串行化加法操作的延时和面积开销增加。互补电阻开关具有可重构逻辑电路的运算速度和抑制忆阻交叉阵列中漏电流的性能,是实现忆阻算术逻辑的关键器件。提出一种弱进位依赖的忆阻乘法器。为提升忆阻器的逻辑性能,基于互补电阻开关电路结构,设计两种加法器的优化方案,简化操作步骤。在此基础上,通过改进传统的乘法实现方式,并对进位数据进行拆解,降低运算过程中进位数据之间的依赖性,实现并行化的加法运算。将设计的乘法器映射到混合CMOS/crossbar结构中,乘法计算性能得到大幅提高。在Spice仿真环境下验证所提乘法器的可行性。仿真实验结果表明,与现有的乘法器相比,所提乘法器的延时开销从O(n²)降低为线性级别,同时面积开销降低约70%。     

异步感应电机转速自适应控制系统

为解决传统电机转速控制系统存在的噪声控制不理想、电流电压采样精度低、故障检测不准确等问题,设计了异步感应电机转速自适应控制系统。选用DSP-LF2407为系统硬件主控制芯片,通过对功率主电路和功率驱动电路进行优化,加强硬件部分的噪声控制;接入高精度采样电阻,对电压信号进行RC滤波,依据FAULT管脚电平在系统故障时会被拉低的特点,提高系统软件电流电压采集和故障检测的精度。通过对硬件和软件部分进行优化,实现异步感应电机转速自适应控制系统的设计。实验结果表明,该系统噪声控制效果好、电流电压采用精度高、故障检测精度高。     

基于动子附加高频绕组的隐极式永磁直线同步电机动子位置测量装置

针对隐极式永磁直线同步电机凸极效应不明显的特点,提出了基于动子附加高频绕组的永磁直线同步电机的动子位置和速度测量新方法.通过对基于动子附加高频绕组的动子位置和速度测量原理的分析,建立了其数学模型,并在此基础上设计了以TMS320F2407处理器为核心的动子位置和速度的检测系统.侧重介绍了高通滤波器、带通滤波器、移相电路...     

Algorithm and Implementation of Parallel Multiplication in a Mixed Number System

This paper presents a high-speed multiplication algorithm for the mixed number system of the ordinarybinary number and the symmetric redundant binary number.It is implemented with the multivalned logictheory,and 3-valued and 2-valued circuits are used.The 3-valued circuit proposed in this paper is anemitter-coupled logic circuit with high speed,simplicity and powerful functions.A 3-valued ECL thresholdgate can simultaneously produce six types of one-variable operations.The array multiplier,designed withthe algorithm and the circuits,is fast and simple,and is suitable for building LSI.It can be used in a high-speed computer just as an ordinary binary multiplier.     

基于PID算法的直流电机PWM调速控制器设计

为提高对直流伺服电机转速的控制精度,将控制器硬件电路设计成闭环控制系统,通过位置传感器采样获取伺服电机转速并反馈给单片机系统,引入基于PID控制的算法对单片机进行编程控制,设计了一款能通过反馈控制自动修正直流电机转速的调速控制器,文中给出了控制器的硬件电路设计方法和系统软件的编程算法。该控制器具有成本低、控制精度高、调速范围宽、响应速度快等特点,通过简单硬件接口就能将其嵌入到的各种小功率直流电机控制产品中加以应用。     

基于F28335的小型化无刷直流电机伺服控制器的开发

介绍了一种小型化高性能无刷直流电机伺服控制器的软硬件设计及实现.硬件上采用TMS320F28335型DSP为核心处理器,设计了三相全控桥式功率驱动电路和完成欠压、过流检测等检测保护电路.能通过CAN总线实现与上位机的高速通信并进行实时数据交换,应用PID算法实现电机的位置闭环和转速闭环数字调节.实验结果表明控制器基本满足200W以内的中小型无刷直流电机驱动控制需求.     

无刷直流电机锁相环稳速系统建模与仿真

研究无刷直流电机高精度稳速系统中的转速、电流双闭环控制技术,采用了锁相环（PLL）技术用于无刷直流电机转速控制中。根据数学模型推导出了锁相环的传递函数并建立了仿真模型。在Matlab7．0／Simulink环境下,搭建了无刷直流电机双闭环锁相稳速系统仿真模型进行仿真,得出了速度阶跃响应的相电流、反电势、转速响应曲线以及转速波动曲线。仿真结果验证了各环节数学模型的有效性,证明了锁相环控制是提高无刷直流电机转速稳定度的有效手段。