现代频率合成中的锁频环实验研究

压控振荡器（VCO）是合成器中的关键器件之一，其噪声特性直接影响合成器的相位噪声和环路动态特性。在锁相合成器中，特别是宽带合成器中，对VCO采用附加锁频环进行稳频控制，明显地优化了合成器载频中远区的相位噪声，锁频环已成为先进合成器的关键技术。该文描述了锁频环（FLL）的原理，对锁频环的环路特性和相位噪声进行了理论分析，并以C波段合成器为例，给出了常规小数锁相环和小数锁相附加锁频环的实验研究结果。实验证明锁频环对优化合成器中远区相位噪声效果明显。     

磁控管的锁频技术

随着科学技术的不断发展，固态器件的功率输出不断地提高，磁控管的小型化取得了很大的突破，这就了磁控管锁频技术的新应用，并进一步对砣近管提出新的要求，推动磁控管的发展。因为磁控管的尺寸重量小，效率高，电源要求低，在某些整机应用上，设计者常常用锁频磁控管代替行波管与速调管作为窄频带发射相干整机的源，尤其在运载工具的整机应用里，锁频磁控管有着良好的前景。     

一种低复杂度的数字鉴频器

在数字通信系统中，发送端和接收端的载波往往存在一定的频差。当频差较大时，接收端用于载波恢复的锁相环路无法锁定，导致系统不能正常工作。此时可以借助锁频环路来扩大频率捕捉范围，而锁频环路的核心部件则是鉴频器。本文提出了一种低复杂度的数字鉴频器，它能够从解调数据星座点的旋转中提取频差信息，可用于QAM和PSK调制方式的频率捕捉。结果表明，这种鉴频器不但具有较大的频率捕捉范围，而且非常易于实现。     

频率综合器锁频环技术及应用

相参雷达需要采用频率综合器。间接式频率综合器，由于电磁兼容问题较易处理，且设备量较少，因而优先采用。在间接式频率综合器中、除锁相环外，锁频环也是不可缺少的。这里着重介绍频率综合器锁频环技术及其应用效果；提供间接式频率综合器锁频环及跳频控制系统的几种实施方案。     

锁频技术在腔衰荡光谱检测中的研究进展及典型应用

锁频技术极大地促进了腔衰荡光谱技术在光谱吸收领域的发展，使腔衰荡光谱技术具有更高精度、更好灵敏度以及更稳定等优势。本文基于经典腔衰荡光谱技术和锁频技术基本原理，对锁频技术在吸收光谱领域的研究现状以及在大气痕量气体等不同领域的应用进行综述，列举了几种现阶段腔衰荡光谱领域使用较多的锁频技术并对其进行了分析。最后结合现阶段锁频技术和腔衰荡光谱技术的发展趋势对锁频技术的应用前景进行了展望。     

F-P腔锁频压窄窄线宽激光器输出波长精度测试

基于谐振式光纤陀螺系统要求窄线宽、高稳定性激光输出以满足谐振信号频差检测要求,设计了两种不同光路锁频系统并搭建了测试平台,利用波长计实时监控窄线宽激光器锁频前后两种状态下波长的变化情况。对方案二设置两种不同的仪器锁频参数,分别对激光器输出波长的锁频精度进行监控分析,得到不同设置参数可导致锁频精度降低1倍。两种方案测试结果均为锁频后的激光波长变化幅度仅为锁频前的0.2倍,且曲线频率变化光滑平缓,很大程度地压窄了窄线宽激光器输出波长变化幅度,波长变化稳定性得到了很大改善,提高了锁定信息反馈的实时性。进一步实施窄线宽激光谱线的压窄以及PI电路对窄线宽激光频率的有效快速跟踪锁定提供技术支撑。     

基于锁频环与锁相环相结合的载波跟踪技术

针对锁频环与锁相环各自在载波跟踪方面的优点与不足,设计了一种基于Costas环的锁频环与锁相环相结合的载波跟踪环路.基于锁频环与锁相环各自锁定时残余频差与残余相差都接近于0的原因,提出了mc、mpe两个阈值,当阈值满足设定的条件时,载波跟踪环路自适应地选择相应的工作状态.仿真结果表明,在阈值达到设定的条件时环路能够正确地实现工作状态的转换,在多普勒频移为固定值以及阶跃函数时能进行准确的跟踪,达到了设计目的.     

一种2.4GHz的CMOS注入锁频倍频器

介绍了一种用于频率综合器的2.4GHz CMOS注入锁频倍频器的设计和实现.从理论上重点分析了模拟倍频器的锁频范围和相位噪声特性.当电源电压为3.3V,输入信号为400mV时,电路输出幅度为1.04V,功耗为4.95mW,未经电容阵列补偿时倍频器的锁频范围达到113.7MHz.电路应用在单片集成的蓝牙发接器中,通过频率测试验证了电路功能的正确性.     

一种2.4GHz的CMOS注入锁频倍频器

介绍了一种用于频率综合器的2.4GHz CMOS注入锁频倍频器的设计和实现．从理论上重点分析了模拟倍频器的锁频范围和相位噪声特性．当电源电压为3.3V,输入信号为400mV时,电路输出幅度为1.04V,功耗为4.95mW,未经电容阵列补偿时倍频器的锁频范围达到113.7MHz．电路应用在单片集成的蓝牙发接器中,通过频率测试验证了电路功能的正确性．     

DFB激光器的高稳定宽带锁频方案设计和实现

提出了一种可用于两台半导体分布反馈(DFB)激光器的高稳定宽带锁频方案,高稳定光频锁定范围可覆盖50MHz至11GHz.通过测量和计算得出两台DFB激光器的光频差与目标频率之间的误差,然后基于比例-积分-微分(PID)控制算法反馈控制其中一台DFB激光器的温度和电流,分别粗调和微调其输出光频率,最终实现两台激光器的光频差锁定.实验结果表明,在连续工作2小时内宽带锁频稳定度的均方根误差优于5MHz,接近理论极限.     

一种具有自校准功能的CMOS分数数字锁相环

提出了一种数字锁相环(DPLL),它的相频检测器采用全新的设计方法和自校准技术,具有工作频率范围宽,抖动低,快速锁定的优点.锁相环在1.8V外加电源电压时,工作在60～600MHz的频率范围内.采用分数分频技术,加速锁定过程并具有较小的输出频率间隔,利用∑-Δ调制改善相位噪声性能.设计在SMIC 0.18μm,1.8V,1P6M标准CMOS工艺上实现,峰-峰相位抖动小于输出信号周期的0.8%,锁相环的锁定时间小于参考频率预分频后信号周期的150倍.     

一种采用新的相频检测技术的CMOS数字锁相环

提出了一种新型的数字锁相环 (DPLL) ,它的相频检测器采用全新的设计方法 ,与传统电荷泵锁相环相比 ,具有快速锁定、低抖动、低功耗、频率范围宽、且能消除相位“死区”的优点。锁相环在 1.8V外加电源电压时 ,工作在 6 0～ 6 0 0MHz宽的频率范围内 ,最大功耗为 3.5mW。采用分数分频技术 ,具有较小的输出频率间隔 ,并利用Σ Δ调制改善相位噪声性能。设计采用 0 .18μm ,5层金属布线工艺。峰 峰相位抖动小于输出信号周期(Tout)的 0 .5 % ,锁相环的锁定时间小于参考频率预分频后信号周期 (Tpre)的 15 0倍。     

An extension of the Gill and Gupta discrete phase-locked loop

A variation of Gill and Gupta's first- and second-order discrete phase-locked loops (DPLL) is presented here. The novelty is that the sampling intervals lock at half the signal's period, enabling us to obtain a greater bandwidth and an increase in the locking speed.     

网络经济下“锁定”顾客策略研究——基于“动感地带”与“UP新势力”的调查分析

文章通过对湖南商学院学生使用手机卡情况进行市场调查．深入分析了中国移动品牌“动感地带”和中国联通品牌“UP新势力”的用户使用情况．锁定程度、锁定因素的调查．分析产生竞争优势差距的原因，并在最后就如何在网络经济实现锁定给出了一些建议。     

A colorless WDM-PON system using multi-wavelength light sources for optically-injection-locked transmitters

We propose and demonstrate a bidirectional wavelength-division-multiplexed passive optical network system by using multi-wavelength light sources to lock FP lasers in order to achieve a colorless WDM-PON transmission. In the proposed system, we configured multi-wavelength light sources in C and L bands to, respectively, lock the FP lasers at a subscriber site and a central office. The multi-wavelength light source for upstream FP lasers can improve the pump power budget for locking FP lasers. Compared with the conventional spectral slicing technique, the proposed configuration would save more than a half of optical pump power in achieving a colorless WDM-PON system.     

A digital phase-locked loop for generating frequency discriminating digital words

The circuit configuration of the DPLL described in this paper is a modified version of the DPLL recently reported by the authors. Fast and symmetrical tracking has been achieved by the modified DPLL retaining the original properties of wide locking range and low frequency capability as an FM discriminator and frequency multiplier. Also, it is operable in a number of modes defined by their phases (0°, 180°, and 90°) and the frequency discriminating code X is scalable by the phase-lock logic design.     

一种可变带宽的电荷泵锁相环设计

介绍了电荷泵鉴相器原理,提出了在电荷泵鉴相器基础上既能加快锁定时间又能在锁定时减小抖动的自适应带宽锁相环。自适应带宽是根据锁相环路的状态自动增大或减小电荷泵电流。根据此思路对传统电荷泵电路稍加改进,并用ADS2006软件进行仿真,结果表明符合预期的效果。     

一种应用于图像传感器的全数字锁相环设计

针对图像传感器中传统锁相环(PLL)存在的功耗高、抖动大,以及锁定时长等问题,提出了一种基于计数器架构的低功耗、低噪声、低抖动、快速锁定的分数分频全数字锁相环(ADPLL)设计方法。首先,采用动态调节锁定控制算法来降低回路噪声,缩短锁定时间。其次,设计了一个通用单元来实现数字时间转换器(DTC)和时间数字转换器(TDC)的集成,以降低该部分由于增益不匹配引起的抖动。基于180nm CMOS工艺的仿真结果表明,在1.8V电源电压下,该ADPLL能够实现250MHz~2.8GHz范围的频率输出,锁定时间为1.028μs,当偏移载波频率为1MHz时,相位噪声为-102.249dBc/Hz,均方根抖动为1.7ps。     

基于相位噪声的锁相环IP核选择判据

文章针对给定相位噪声为高斯分布和多高斯分布的情况，从相位噪声角度提出了选择锁相环IP（Intellectual Property)核的判据，理论计算结果通过了相位噪声软件仿真环境的验证，为深亚微米芯片设计理论的提升和完善做了有益的尝试。     

A wide-range and fast-locking all-digital cycle-controlled delay-locked loop

An all-digital cycle-controlled delay-locked loop (DLL) is presented to achieve wide range operation, fast lock and process immunity. Utilizing the cycle-controlled delay unit, the proposed DLL reuses the delay units to enlarge the operating frequency range rather than cascade a huge number of delay units. Adopting binary search scheme, the two-step successive-approximation-register (SAR) controller ensures the proposed DLL to lock the input clock within 32 clock cycles regardless of input frequencies. The DLL operates in open-loop fashion once lock occurs in order to achieve low jitter operation with small area and low power dissipation. Since the DLL will not track temperature or supply variations once it is in lock, it is best suited for burst mode operation. Given a supplied reference input with 50% duty cycle, the DLL generates an output clock with the duty cycle of nearly 50% over the entire operating frequency range. Fabricated in a 0.18-/spl mu/m CMOS one-poly six-metal (1P6M) technology, the experimental prototype exhibits a wide locking range from 2 to 700 MHz while consuming a maximum power of 23 mW. When the operating frequency is 700 MHz, the measured peak-to-peak jitter and rms jitter is 17.6 ps and 2.0 ps, respectively.