利用循环码生成多项式导出的CRC校验码计算程序

文中在简单地讨论了循环码基本特性的基础上，导出了一个利用程序计算循环系统码的校验位的流程。按照导出的流程用ＱＡＢＡＳＩＣ语言编制了一个通用的ＣＲＣ校验码编码的计算程序。利用给出的程序，可方便地计算出任决给定的码生成多项式ｇ（ｘ）及信息序列对庆的系统码的ＣＲＣ校验位。     

一种基于增强奇偶校验码级联极化码的新型编译码方法

极化码作为一种纠错码,具有较好的编译码性能,已成为5G短码控制信道的标准编码方案。但在码长较短时,其性能不够优异。提出一种基于增强奇偶校验码级联极化码的新型编译码方法,在原有的奇偶校验位后设立增强校验位,对校验方程中信道可靠度较低的信息位进行双重校验,辅助奇偶校验码在译码过程中对路径进行修剪,以此提高路径选择的可靠性。仿真结果表明,在相同信道、相同码率码长下,本文提出的新型编译码方法比循环冗余校验(cyclic redundancy check,CRC)码级联极化码、奇偶校验(parity check,PC)码级联极化码误码性能更优异。在高斯信道下,当码长为128、码率为1/2、误码率为10-3时,本文提出的基于增强PC码级联的极化码比PC码级联的极化码获得了约0.3 dB增益,与CRC辅助的极化码相比获得了约0.4 dB增益。     

单片机系统CRC算法的实现

本文介绍了CRC算法在单片机应用系统中的实现方法，通过一系列的理论推导，得到一种比较实用的8位单片机系统CRC算法，并给出了CRC码计算的汇编语言程序。     

一种并行CRC算法的实现方法

简要分析了CRC算法的基本原理.在传统串行CRC的实现基础上,介绍了一种快速的CRC并行算法,导出了32位并行CRC码的逻辑关系,推导过程简单.与查表法比较,此并行算法不需要存储大量的余数表,可以减少延迟.同时,这种并行处理方法也适合于其他位宽并行CRC码.最后,利用ISE开发平台和Verilog HDL硬件描述语言进行设计,实现了基于此并行算法的32位并行CRC-32码的编码器,并给出了仿真和综合结果.设计出来的CRC编码器,已经成功应用于以太网的接入系统中.     

利用VB和单片机生成循环冗余校验码的方法

循环冗余校验码是一种检错效率高且原理简单的检验方式，本文介绍了其原理及编码规则，并给出了单字节和多字节数据序列求取CRC码的算法，最后给出以CCITT标准为例，利用VB和单片机相结合求取CRC码的方法和实现程序，且该方法可以很方便地应用在其他标准中。     

部分系统Turbo码的研究

对一种码率为1／2的部分系统turbo码性能进行了讨论。它是通过对码率为1／3的turbo码的校验位和信息位进行删余得到的。这种码的“误码下限”（error-floor）比对应的系统码要低。因此,码率为1／2的turbo码,在没有增加编码和译码复杂性的情况下,通过简单地对信息位和校验位的删除可以提高性能。     

CRC校验码的软件实现及其在单片机中的查表程序

本文介绍了一种数据传输中的差错检测技术--CRC检验的原理以及CRC校验码的构造过程。给出了CRC码在80C51系列单片机中的实现程序及其冗余码表的求取程序。     

循环冗余校验码并行算法的FPGA实现

通过对CRC(循环冗余校验)码本身特点的观察与分析,推导出并行算法的逻辑关系,并利用VHDL语言设计一个CRC(24,8)码编码器,在QuartusⅡ平台下给出了该编码器的仿真结果,仿真结果表明与串行算法相比并行算法提高了校验速率。     

循环冗佘校验码并行算法的FPGA实现

通过对CRC（循环冗余校验）码本身特点的观察与分析,推导出并行算法的逻辑关系,并利用VHDL语言设计一个CRC（24,8）码编码器,在QuartusⅡ平台下给出了该编码器的仿真结果,仿真结果表明与串行算法相比并行算法提高了校验速率。     

基于VHDL语言的CRC信道编解码电路设计与实现

CRC码由于其具有良好的检纠错能力在现代通信中得到了非常广泛的应用.文中讨论了CRC码的原理,详细分析了编码,解码及纠正一个码元错误的设计思路,并用VHDL实现了CRC(15,6)码的编解码电路.     

Intermediacy Prediction for High Speed Berger Code Checkers

We present an intermediacy prediction method that can be used to designhigh speed checkers for Berger codes, as well as for any other unordered code. In the proposed method, the received information and check bits are processed simultaneously toward an intermediate result. A two-rail code checker is then used to compare the two versions of such an intermediate result. Recall that, in conventional checkers for unordered codes, the received check bits remain idle until the received information bits are converted to the re-generated check bits. Therefore, our proposed intermediacy prediction method allows a checker's speed improvement. We show the application of our method to two well-Bergercode checker architectural solutions: (1) the threshold function based implementation, and (2) the Berger code partitioning design. We have verified that, as expected, the proposed method can improve the detecting speed of these existing solutions with moderate or minimum increase, and sometimes decrease, in hardware complexity.     

汉明码的改进及在存储器中的实现

随着信息技术的发展,数据的传输及存储的量越来越大.而在数据传输中,出错的概率也越来越大.为保证数据的正确性,汉明码被广泛的采用.文章首先介绍了普通汉明码的形成原理,在此基础上对其进行了改进,使得校验位不再受特定位限制,且编码时可以减少码位的运算次数,提高了系统性能.为减少系统开销,在存储器中实现时,对电路进行了优化,使...     

A method for updating a cyclic redundancy code

The contents of error-protected frames can be intentionally altered as the frames traverse through a digital network. The check bits must be recomputed to conform with the altered text. A method is described for updating the check bits of a cyclic redundancy check (CRC) code, based on knowledge of the altered bits and their position in the frame. Unlike previous methods, its complexity is independent of the frame size     

极化码中关键信息比特集合的非均匀奇偶校验级联方案

在中短码长条件下极化码信道极化不完全,在奇偶校验级联码的译码过程中容易发生错误传播影响译码算法性能.为了降低错误传播对奇偶校验级联性能的影响,设计了一种新型奇偶校验级联方法.该方法通过高斯估计选取部分关键易错信息比特进行非均匀分段校验,能够有效降低错误传播对奇偶校验性能的影响,同时与循环冗余校验级联选择正确路径,可以提升译码算法在大列表和高信噪比条件下的译码性能.仿真表明应用新型级联码相比于CA-SCL(Cyclic-redundancy-check Aided Successive Cancellation List)平均能提升0.1～0.15 dB译码性能.此外,新型级联码结合自适应算法,可以利用译码算法性能的提升使自适应算法在更小列表下译码成功,降低自适应算法在较低信噪比下6％～25％的译码复杂度.     

Design of parallel fault-secure encoders for systematic cyclic block transmission codes

In this paper, we consider the problem of designing parallel fault-secure encoders for various systematic cyclic linear codes used in data transmission. It is assumed that the data to be encoded before transmission are stored in a fault-tolerant RAM memory system protected against errors using a cyclic linear error detecting and/or correcting code. The main idea relies on taking advantage of the RAM check bits to control the correct operation of the cyclic code encoder as well. A slightly modified encoder allows not only for encoding the transmission data stream but also, independently and in parallel, to generate the reference check bits which allow for concurrent error detection in the encoder itself. The error detection capacity proves to be effective and grants good levels of protection as shown by error injection campaigns on encoders for various standard linear cyclic error detecting and error correcting codes. Moreover, the complexity evaluation of the FPGA implementations of the encoders shows that their fault-secure versions compare favorably against the unprotected ones, both with respect to hardware complexity and the maximal frequency of operation.     

针对业务变化的TD-SCDMA信道码分配算法探讨

在三代移动通信TD—SCDMA系统信道的分配是载波、时隙、信道码（扩频码）的分配。本文针对用户使用的业务不断变化的TD—SCDMA系统提出一种新的信道码分配算法，对算法的流程进行详细的描述，并且通过仿真证明新算法在呼叫阻塞率方面强与原有信道码分配算法，对于工程的应用有重要的价值。     

循环码研究中的一种几何方法

本文采用几何的方法对循环码进行了研究。证明了BCH码的校验矩阵是用循环变换的特征向量作基底时的一种表示形式,从而把循环码的研究纳入到线性系统理论研究的框架之中。     

Modular implementation of efficient self-checking checkers for the Berger code

A technique for designing efficient checkers for conventional Berger code is proposed in this paper. The check bits are derived by partitioning the information bits into two blocks, and then using an addition array to sum the number of 1's in each block. The check bit generator circuit uses a specially designed 4-input 1's counter. Two other types of 1's counters having 2 and 3 inputs are also used to realize checkers for variable length information bits. Several variations of 2-bit adder circuits are used to add the number of 1's. The check bit generator circuit uses gates with fan-in of less than or equal to 4 to simplify implementation in CMOS. The technique achieves significant improvement in gate count as well as speed over existing approaches.     

一种利用大衍数列构造多码率原模图QC-LDPC码的方法

针对准循环低密度奇偶校验(Quasi-Cyclic Low-Density Parity-Check,QC-LDPC)码存在码长码率不能灵活选择的问题,提出了一种基于大衍数列构造多码率的原模图QC-LDPC码的新颖方法,该方法利用计算机搜索算法得到原模图基矩阵,然后基于大衍数列的循环移位矩阵对原模图基矩阵进行循环扩展,以此得到校验矩阵.该方法构造的校验矩阵围长至少为6,只需要简单的移位寄存器就可以实现编码,并且具有良好的纠错性能.仿真结果表明,在误码率(BitError Rate,BER)为10-6时,所构造的码率为0.5的P-DY-QC-LDPC(4000,2000)码和码率为0.75的P-DY-QC-LDPC(4000,3000)码与同码率近似码长的其他码型相比较,其净编码增益均有一定提高.