IDEA算法中关键模块的实现

采用FPGA技术，实现了IDEA算法，重点介绍了其关键功能模块的设计实现。根据IDEA密钥扩展方式和加解密流程，对IDEA的功能模块进行了划分和设计。其中，对复杂度较高而又不要求实时高速的模乘逆运算，进行了耗时分析；而对直接影响加解密速度的模乘运算，提出了一种新的模乘结构。     

基于FPGA的PCI硬件加解密卡设计

提出一种基于FPGA的PCI硬件加解密卡的设计方案,用硬件加解密取代了传统的软件加解密,将加解密模块和PCI接口模块集成在一个FPGA芯片内实现.分析了PCI加解密卡的软硬件的结构和原理,详细介绍了DESX加解密算法的原理、步骤和硬件实现、PCI接口模块的IP核设计以及USB接口模块的电路连接.系统硬件以FPGA为核心,使用Quartus Ⅱ 7.2软件和VHDL语言设计,软件由DriverStudio 2.7和Visual C++6.0设计.采用192位密钥的DESX分组对称加解密算法来取代64位DES算法,密文和密钥在专用硬件中存储,计算机内只有明文,有效防止黑客攻击,保护数据安全.设计采用逻辑综合式取代时钟驱动级联式来实现DESX算法,使加密一组数据的时间由16个周期缩短为1个周期.     

基于FPGA的3-DES双向数据传输高速加／解密芯片设计

介绍了DES和3-DES算法,并阐述了用FPGA芯片进行高速硬件加／解密的设计方法以及关键问题的解决方案,最后利用Altera公司的Cyclone Ⅱ EP2C70F896C8器件设计了一款3-DES双向数据传输加／解密芯片,从而将复杂的加／解密运算通过FPGA单芯片实现,提高了加密速度和破译难度。     

VoIP系统中加密算法的应用研究

针对目前语音信息加密不足的现状,在VoIP终端设备中设计并实现了基于FPGA的AES算法的加解密模块。首先介绍了具有加解密能力的VoIP系统的总体实现结构;其次重点介绍了加密算法各个子模块的实现方法,并通过硬件描述语言在FPGA芯片内部加以实现;最后,通过编写Testbench文件对PCI的部分功能和加解密进行了仿真测试。仿真结果表明,该系统成功实现了数据传输接口和语音的快速加解密功能,为数据的快速安全实时传输提供了可靠保证。加解密算法的实现占用的FPGA资源少,速度快,吞吐率高,性能稳定。     

基于FPGA的3DES加密系统的设计与实现

针对网络通信安全问题,分析了3DES加密算法的原理,描述了该算法FPGA设计的高速实现,各个模块均用硬件描述语言（VHDL）实现。系统最终在XilinxISE10．1开发工具下进行编译、仿真验证及逻辑综合,完成了对数据的加解密运算。仿真结果表明,该系统可广泛应用于网络安全产品及其电子安全设备中。     

基于Radix-4 Booth编码的模2n+1乘法器设计

模2n+1乘法(n=8、16)在分组密码算法中比较常见,如IDEA算法,但由于其实现逻辑复杂,往往被视为密码算法性能的瓶颈。提出了一种适用于分组密码算法运算特点的基于Radix-4 Booth编码的模2n+1乘法器实现方法,其输入/输出均无需额外的转换电路,并通过简化部分积生成、采用重新定义的3-2和4-2压缩器等措施以减少路径时延和硬件复杂度。比较其他同类设计,该方法具有较小的面积、时延,可有效提高分组密码算法的加解密性能。     

一种基于最小面积考虑的RSA公开密钥算法ASIC

在基于面积最优化的考虑下,对RSA加解密算法进行了分析,对大整数的指数和求模运算进行了分解,并对最大数据长度为256位的RSA算法进行了版图设计。经仿真模拟测试,该芯片功能符合RSA公开密钥算法的要求。与其它实现RSA公开密钥算法的专用集成电路相比,该电路具有运算部件少、面积小的特点。     

高速IDEA加密模块的实现

实现了一种高速的IDEA（International Data Encryption Algorithm)加密模块。首先,在分析IDEA算法的基本运算模块的基础上,重新安排了IDEA算法的各个子模块,采用8级流水线结构。其次,对IDEA算法实现速度影响最大的模乘部分,提出了一种新的保留进位模加器（MCSA）的费马数模乘结构,同时,对IDEA芯片的输入输出部分,针对高速和安全性两方面的需要作了合理考虑。最后,在对各子模块分别验证后,在一块FPGA上对整个加密算法进行了验证。理论分析和仿真的结果表明,该结构能实现速度和面积上较优的权衡。     

基于低成本FPGA的AES密码算法设计

主要介绍在逻辑资源少的现场可编程门阵列（FPGA）上实现高级数据加密标准（AES）算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器（FIFO）对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。     

一种AES密码算法的硬件实现

介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点,在常规轮变换中提出一种加/解密列混合变换集成化的硬件结构设计,通过选择使用同一个模块,可以实现加密和解密中的线性变换,既整合了部分加/解密硬件结构,又节约了大量的硬件资源。仿真与综合结果表明,加/解密运算模块面积不超过25000个等效门,有效地减小了硬件实现面积,同时该设计方案也满足实际应用性能的需求。     

分布式算法在FIR数字滤波器实现中的应用

文章提出了一种利用FPGA实现FIR数字滤波器的设计方案,在设计过程中应用了分布式算法(DA).FPGA有着规整的内部逻辑阵列和丰富的连线资源,特别适合于数字信号处理任务.分布式算法(DA)是一项重要的FPGA技术,它使得在FPGA中实现FIR滤波器的关键运算--乘加运算,转化为了查找表,大大提高了FIR滤波器的速度.文中给出了VHDL语言编写的程序和仿真波形.     

一种大数模幂的快速实现方法

在密码算法中经常会遇到大整数的乘法。论文提出了对传统BR算法的改进方法,能明显提高大数模幂乘运算的效率,从而大大缩短加解密的时间,提高加解密的效率。     

TEA密码算法的VLSI实现

提出了两种实现TEA的结构,并采用其中一种结构设计了TEA加解密处理器电路模块,将其成功地应用在非接触的智能IC卡中．该加解密处理器硬件模块可分别实现加密和解密运算,循环迭代次数具有可编程特性．该处理器模块占用较小的芯片面积,具有很小的功耗,可以方便地与8位微处理器连接,适用于各种嵌入式系统中．     

TEA密码算法的VLSI实现

提出了两种实现 TEA的结构 ,并采用其中一种结构设计了 TEA加解密处理器电路模块 ,将其成功地应用在非接触的智能 IC卡中 .该加解密处理器硬件模块可分别实现加密和解密运算 ,循环迭代次数具有可编程特性 .该处理器模块占用较小的芯片面积 ,具有很小的功耗 ,可以方便地与 8位微处理器连接 ,适用于各种嵌入式系统中 .     

基于FPGA的祖冲之序列密码算法实现

祖冲之序列密码算法是我国自主研发的运用于LTE网络中的国际标准密码算法,该算法包括祖冲之算法(ZUC)、加解密算法(128-EEA3)和完整性检测算法(128-EIA3)三个部分。目前,已有的对整个祖冲之序列密码算法特别是128-EEA3和128-EIA3的实现大多停留在理论。文中对ZUC算法模块、128-EEA3和128-EIA3做了硬件实现,整体设计在保持ZUC算法模块的高吞吐率的同时还可以和高速模块对接。最后,在Sparten-6 FPGA平台上对该设计进行了仿真和实现,并对其性能进行了比较和分析。     

基于OpenCL的Smith-Waterman算法硬件加速研究

生物序列分析由于其数据的海量性、分析算法的多样性和复杂性,因此其对运算平台以及软件工具有着很高的要求。在生物序列分析领域中,文中针对序列比对所采用的经典算法即Smith-Waterman算法在FPGA加速平台下的性能进行研究,利用开放运算语言OpenCL进行异构平台的硬件加速设计。通过利用Smith-Waterman算法的波前特性,在硬件设计层面上实现算法在运算过程中的高度并行化,弥补了在CPU单一平台下只能进行串行运算的不足。通过对大量不同样本序列的测试表明,利用算法的波前特性,针对短序列比对,FPGA的运算速度最高能达到CPU的4倍。     

群智能算法在RSA加密算法中的应用

粒子群算法(PSO)及其改进算法,具有算法简单、收敛速度快、运算精度高等特点,将其应用于公钥RSA加密算法,可有效地提高大素数生成速度,从而提高RSA加密算法的加解密速度。     

IDEA加密解密算法的设计与实现策略探究

随着社会不断的进步和发展,网络的应用越来越广泛,如何解决网络安全问题显得日益重要。解决网络安全问题的关键就是信息和数据传输的安全性,而IDEA加密解密算法在保证信息传输安全性方面起着重要的作用,因此,文章将简单介绍密码学的基础知识,并对IDEA加密解密算法进行概述,主要研究了IDEA加密解密算法设计一些改进的建议和计算方法,使得该算法可以更加有效地运用在生活中,提高数据传输的安全性,取得该算法的经济效益和社会效益。     

基于FPGA的AES算法的实现

介绍了高级加密标准( AES,Advanced Encryption Standard)算法的原理,设计了一个能够实现初始密钥128位、192位和256位可选的AES加解密算法系统,以适应多种使用环境.实验结果表明了基于现场可编程门阵列(FPGA)可编程逻辑器件的实现方法提供了并行处理能力,达到设计所要求的处理性能基准.整个设计具有很强的实用性,运行稳定,且效果良好,可以被广泛应用于网络,文件等安全系统.     

利用网络加密技术实现电子邮件的安全传输

文中利用IDEA(International Data Encryption Algorithm)国际标准算法对邮件内容进行加解密.并通过Visual C 的Windows Sockets网络编程接口、基于SMTP协议和POP3协议实现邮件收发功能,创建实验环境,对邮件加、解密功能进行验证.该功能的实现,确保了即使在邮箱用户名、密码被他人窃取或邮件在传输过程中被截取的情况下,仍然能保证邮件内容的安全性.