运动自适应算法在视频格式转换SOC芯片中的应用

为了解决视频格式上的差异,格式转换芯片已经成为显示器系统中不可或缺的关键器件.通过加权将具有边缘保持特性的中值滤波算法和时域上场间均值滤波算法相结合,同时考虑了硬件的可实现性和硬件资源的利用率,提出了一种运动自适应去隔行算法.该算法已经通过C模型和Xilinx FPGA验证,并应用于视频格式转换SOC芯片中,给出了该算法的硬件实现框图和系统性能.     

一种基于海量信息处理器的辨云相机系统设计

针对星上数据实时处理系统设计发展需求,以可见光遥感卫星载荷实时云量覆盖估算应用需求为背景,以七七一所所产抗辐照海量信息处理器与CMOS可见光传感器分别为处理核心和成像单元设计了一款星上实时辨云相机系统。同时,设计了一种面向运算资源受限的空间多核处理器的在轨云判方法,采用神经网络分类器算法实现,在此基础上,通过并行与流水相结合的计算架构,结合海量信息处理器的核间共享内存机制,完成算法的处理器部署,实现了系统云判功能,为星上数据实时处理系统设计进行积极的技术探索。     

B3G MIMO-OFDM系统的定时同步算法实现

为降低在定时同步算法实现时,截位对性能的影响与定时同步算法实现的复杂度,对定时同步实现时的内部子模块进行了讨论,对通过现场可编程门阵列(FPGA)实现定时同步算法的复杂度,按照单位时间内乘、加次数的方法进行了分析,并对多个定时同步模块间的关系进行了研究,提出了一种OFDM系统定时同步实现的自适应多点截位方法与2种MIMO-OFDM系统定时同步算法的简化实现方案,对实现方法在Xilinx公司的VirtexII Pro系列FPGA中的资源使用情况进行了统计,并在B3G TDD试验验证平台上进行了验证．验证结果表明,该实现方案可用于B3G TDD MIMO-OFDM系统定时同步算法的硬件实现．     

负载自适应的异构MPSoC任务调度算法研究

在异构MPSoC中,并行任务通过调度算法被分配到各个处理器核上运行,因而任务调度算法的优劣将直接影响异构MPSoC的应用性能。根据处理器核类型和任务间依赖关系,以减小任务间通信开销为目标,提出一种具备负载自适应能力的异构MPSoC任务调度算法。首先,将待调度任务集划分为多个并行任务子集;其次,在考虑处理器核负载的基础上,根据并行任务子集集合、处理器核集合及任务子集在各个核上的执行效率生成赋权二部图;最后,利用赋权二部图最大权匹配方法,将并行任务子集合理地调度到负载适应的处理器核上运行,以降低任务集的平均调度长度,并提高处理器核利用率,从而实现异构MPSoC应用性能的提升。仿真实验在不同的任务总数、任务最大前驱数、核类型、核数量的应用场景下,通过任务集平均调度长度、处理器核利用率两项指标对提出算法进行了定量分析。结果表明,提出算法能有效降低任务集平均调度长度,在实现负载自适应的同时提高异构MPSoC处理器核的利用率。     

MIMO-OFDM系统定时同步算法的FPGA设计

对多入多出-正交频分复用（MIMO-OFDM）系统中基于训练序列的定时同步算法进行了阐述,着眼于系统定时同步算法的硬件实现,对通过FPGA（现场可编程门阵列）实现定时同步算法的复杂度按照单位时间内乘、加次数的方法进行了分析;为降低系统中定时同步算法在FPGA实现过程中的复杂度,对单个定时同步模块内部子模块以及多个定时同步模块间的关系进行了研究,提出了MIMO-OFDM系统定时同步算法的简化实现方案,并对简化方案在Xilinx公司的VirtexII Pro系列FPGA中的资源使用情况进行了统计。研究表明,简化实现方案可以用于MIMO-OFDM系统定时同步算法的硬件实现。     

熵启发的分级可微分网络架构搜索

网络架构是影响卷积神经网络性能的重要因素,由于传统的人工设计方法效率较低,通过算法自动设计网络架构的方法受到了越来越多的关注。可微分网络架构搜索(DARTS)方法,能高效地自动设计网络架构,但其超网络的构建和架构派生策略也存在不足之处。针对其不足之处,本文提出了改进算法。首先,通过量化分析该算法搜索过程中跳连(skip)操作数量的变化,发现共享架构参数的设置导致DARTS算法的超网络存在耦合问题;其次,针对超网络的耦合问题,设计了元胞(cell)分级的超网络,以避免不同层级间cell的相互影响;然后,针对超网络与派生架构在性能表现上存在"鸿沟"的问题,引入架构熵作为目标函数的损失项,以启发超网络的训练。最后,在CIFAR-10数据集上进行架构搜索实验,并分别在CIFAR-10和ImageNet上进行了架构评测实验。在CIFAR-10上的实验结果表明,本文提出的算法解除了不同层级cell间的耦合,提升了自动设计的架构性能,取得了仅2.69%的分类错误率;该架构在ImageNet上的分类错误率为25.9%,实验结果表明搜得的架构具有良好的迁移性。     

一种改进的高速Reed-Solomon译码算法及其FPGA实现

对欧几里得译码算法做了进一步的改进．根据新算法在解关键方程模块中采用了新颖的迭代流水线结构以提高电路工怍速度、减小电路面积，设计了高速Reed—Solomon译码器．设计的流水线全并行有限域乘法器，有效解决了传统译码器的速度性能瓶颈．在新的译码器架构基础上，设计了译码器的门级电路，用Xilinx的VirtexⅡ XC2V1000进行了实现和仿真。获得了理想的成果．     

面向测试的SOC核间互连网络约简算法

随着集成电路的制造工艺和工作频率已经进入了深亚微米和吉赫兹时代,片上系统核间互连总线的串扰测试已经成为不容忽视的问题．通过对片上系统核间互连总线特征的研究,提出了一种面向测试的片上系统核间互连总线的约简算法．该算法首先对核间互连的拓扑结构进行描述,建立互连关系矩阵,并以受害线为根结点构建互连关系分级树,根据测试精度去掉多余的攻击线．其次,根据互斥算法对包含三态双向驱动源的互连线进行筛选,确定施加激励的互连线．经过约简后的互连网络可根据测试矢量生成算法生成测试矢量集．该算法使生成的测试矢量集大大缩小,并提高了测试效率．     

共享资源约束下多核实时任务分配算法

为了提高多核实时系统任务分配效率,研究分组固定优先级调度策略下的任务分配算法.通过分析核间任务阻塞对任务最坏情况响应时间产生的影响,提出由于任务间共享资源冲突而引发了任务分配故障问题;指出负载非均衡算法,如First-fit算法、Best-fit算法容易引发任务分配故障.为了避免该问题,提出基于分组与负载均衡的任务分配算法.该算法将存在访问共享资源冲突的任务分配到同一核上,以避免核间任务阻塞;当这些任务无法分配到同一核上时,将这些任务依次分配到当前负载最轻的核上以避免任务分配故障.可调度性分析实验表明,采用该算法可以避免任务分配故障,减少分配任务所需的处理器核数(比Worst-fit算法少10%～40%).     

USB 2.0设备控制器IP核的Verilog HDL设计

介绍了一种设计USB2.0设备控制器IP核的方法．着重分析了UTM1接口、协议层、存储器接口、仲裁器及控制和状态寄存器等几个结构模块及其设计、使用上述方法在Xilinx ISE软件平台上，实现了USB2．0设备控制器IP核的Verilog HDL语言代码及其验证.     

基于Xilinx ISE软件平台用VHDL实现FPGA电路设计

Xilinx ISE集成综合环境是Xilinx公司的现场可编程逻辑器件数字电路开发工具集，其集成的工具可以使设计人员方便、快速地完成FPGA／CPLD数字电路开发全过程。通过介绍一个16进制加法器的设计实现实例．描述了如何基于ISE平台使用VHDL语言进行FPGA电路设计的原理和方法。     

基于FPGA的瞬态响应测试仪的设计与实现

为提高瞬态响应测试仪的测量精度和响应速度,提出了一种基于现场可编程门阵列(FPGA)实现的设计方法.系统设计采用Xilinx公司生产的Xilinx Spartan 3E XC3S500E PQ208 FPGA作为控制核心,实现了对瞬态响应的峰值时间、超调量及调节时间的精确测量,并且能较准确地绘制二阶系统的瞬态响应曲线.系统显示模块采用VGA显示,既节约了IO口资源,又可以更加逼真地显示相应曲线.系统可通过模拟开关实现单脉冲信号的输出,并扩展了语音提示功能,使用更方便.实际测试表明,系统具有运行稳定、参数测量精度高、抗干扰强及响应速度快的优点.     

基于EAPR的动态部分可重构系统研究及实现

该文采用最新的基于EAPR的动态部分重构的方法,利用IP核构建片上系统的思想,设计出PowerPC405加FPGA的硬件平台设计可重构系统,FPGA采用CompactFlash配置方式,由硬核处理器PPC405控制内部配置访问接口实现动态部分可重构.该设计实现了硬件资源的时分复用,提高了FPGA的利用率,缩短了重配置时...     

基于FPGA的以太网与E1协议转换器的实现

介绍了采用Xilinxspartan2系列FPGA芯片,配以异步SRAM,完成了以太网数据流和E1数据流之间的相互转换,并给出了SRAM接口模块和HDB3编码模块的算法设计流程及相关仿真结果。     

基于FPGA的USB接口读写设计

介绍了一种用FPGA实现USB接口读写的设计方法.着重分析主循环,中断服务处理器和D12命令接口等几个结构模块的设计.在XilinxISE软件平台上,验证了读写模块的Verilog HDL语言代码.     

基于Matlab的Virtex-4平台代码自动生成研究

在Matlab环境下,通过Simulink工具箱对Virtex-4平台建立系统模型,并进行软件仿真;再通过SystemGenerator生成基于目标板的硬件协仿真文件,进行硬件仿真并与软件仿真的结果进行比较.对系统模型进行验证,确定其满足设计要求后,通过System Generator生成该模型的HDL文件或网表,在Xilinx的ISE开发环境中进行调用,或者直接生成比特流文件下载到Virtex-4平台目标系统运行,观察代码执行情况.结果表明,基于Matlab的代码自动生成方法可缩短软件设计开发周期,显著提高系统调试和产品升级的灵活性和可靠性.     

基于FPGA的改进DES加密算法的实现

本文针对基于FPGA硬件设计方法的特点,对DES(data encryption standard)加密算法进行了深入分析,提出了一种基于现场可编程阵列(FPGA)的DES改进算法.该算法采用3级流水线生成子密钥,提高了子密钥的生成速度;采用状态机方法控制子密钥的产生时间,避免出现时钟延时;而且S盒随时间的变化可动态刷新,从而实现牢不可破的"一次一密"的密码体制.最后给出了由VHDL描述语言实现的硬件算法,并在Xilinx Virtex-II Pro平台上进行了仿真实验,结果表明了硬件实现算法的正确性,而且系统硬件资源消耗有所降低,系统的处理速度得到较大提高.因此基于FPGA实现的DES加密算法适用于实时性较强的场合.     

比较编码的中值滤波快速算法及FPGA实现

为了解决传统中值滤波算法不能满足图像预处理系统实时性要求的问题,提出了一种基于比较编码的图像中值滤波快速算法,并运用VerilogHDL硬件描述语言在Xilinx公司的FPGA上进行了设计实现和功能仿真实验．实验结果表明该算法完成图像3×3窗口的中值查找运算需要6个时钟周期,16次数值比较,远高于其他算法的处理效率,非常适合应用于对实时性要求严苛的图像预处理系统．     

一种基于FPGA的3DES加密算法实现

为了满足大量连续数据加解密的要求以及提高加密算法安全性的要求,采用有限状态机和流水线等关键技术,设计并实现了基于FPGA的3DES加密算法的加密电路.在Xilinx Virtex4系列的FPGA平台上采用ISE 10.1开发工具实现仿真验证和逻辑综合.结果表明,3DES加密系统的加解密速度可以达到860.660Mb/s,提高了加解密速度,并且有效减少了资源占用率.最终,系统可广泛应用于网络安全产品及其他安全设备中.     

常系数乘法器的VLSI高效设计

符号数的正则表示(CSD)是一种用最少的非零比特位来表示符号数的编码技术。介绍了一种基于二进制补码数实现CSD编码的转换算法。通过采用多种优化技术，提出了基于CSD编码技术的常系数乘法器的VLSI高效设计。采用Venlog硬件描述语言实现了一组小波滤波器的乘法单元的RTL描述。在Xilinx ISE4．1环境下对设计进行了功能仿真、综合和FPGA原型实现。