一种500MHz高性能锁相环的设计

随着专用集成芯片（ASIC）和系统芯片（SOC）的飞速发展，芯片内部生成可变频率的稳定时钟变得至关重要，设计一个高性能锁相环正是适应了这样的需求。本文在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构。它可以在片内产生多分组高频稳定时钟信号，从而为先进的专用集成芯片（ASIC）和系统芯片（SOC）的实现提供最基础且最重要的可应用时钟产生电路。模拟结果表明：该锁相环可稳定输出500 MHz时钟信号，稳定时间小于700ns，在1．8V电源下的功耗小于18mW，噪声小于180mV。     

视频处理器中电荷泵锁相环设计

为产生一个与视频信号中的行同步信号严格同步的时钟信号,设计了一种数模混合结构的电荷泵锁相环(PLL)电路。通过对锁相环电路中鉴频鉴相器、电荷泵电路、振荡器电路设计适当改进,实现了性能稳定的时钟信号。采用中芯国际公司的0.35μm 2P4M双层多晶硅四层金属3.3 V标准CMOS工艺,使用Simulink软件进行了系统级仿真、Spectre软件进行了电路级仿真、Hsim软件进行了混合仿真。结果表明,环路输出频率27 MHz时钟信号,占空比达到50.141%,输入最大2 Gbit/s像素信号条件下,时钟抖动小于350 ps,锁定时间小于30μs,芯片的工作达到设计要求。     

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5 FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64 ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3 LSB。     

用于高能物理实验电子读出芯片的低噪声锁相环芯片设计

基于TSMC 180 nm工艺设计并流片测试了一款用于高能物理实验的电子读出系统的低噪声、低功耗锁相环芯片。该芯片主要由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器等子模块组成,在锁相环电荷泵模块中,使用共源共栅电流镜结构精准镜像电流以减小电流失配和用运放钳位电压进一步减小相位噪声。测试结果表明,该锁相环芯片在1.8 V电源电压、输入50 MHz参考时钟条件下,可稳定输出200 MHz的差分时钟信号,时钟均方根抖动为2.26 ps(0.45 mUI),相位噪声在1 MHz频偏处为-105.83 dBc/Hz。芯片整体功耗实测为23.4 mW,锁相环核心功耗为2.02 mW。     

磁卡解码芯片中锁相环电路设计

为了产生一个与输入数据同步的脉冲作为磁卡解码芯片的时钟信号.设计了一种数字锁相环电路.该电路通过产生一个与输入数据周期有关的、具有特定宽度的脉冲信号来对输入信息进行处理.最终得到与输入同步的数据、时钟信号,用来控制芯片的工作;另外,该电路还具有纠错能力强,结构简单的优点.测试结果表明;加入该电路后,芯片的工作情况完全符合要求.     

一种多时钟系统的设计

在实际应用中,我们经常需要多个不同的时钟频率,一般是从一个精确度很高的基准时钟,经过倍频与分频处理来得到各个不同的时钟频率信号。本文采用了一块ICS(IntegratedCircuit Systems)公司的专用PLL(锁相环)芯片ICS525-02结合一块FPGA(现场可编程门阵列)芯片来产生我们所需的分     

一种低噪声全差分电荷泵型锁相环的实现

采用HHGrace 180 nm CMOS工艺实现了一款低噪声全差分电荷泵型锁相环,可为物理层芯片提供精确且稳定的时钟信号。鉴频鉴相器和分频器采用电流模逻辑电路构成基本单元,提高了锁相环的工作速度;设计了一种改进型差分电荷泵,引入共模反馈使电荷泵输出电压的静态工作点更加稳定,提高了锁相环的相位噪声性能。测试结果表明,该锁相环功耗小于24 mW,芯片面积为510μm×620μm,锁定时间小于2.5μs,相位噪声为-108 dBc/Hz@100 kHz、-113 dBc/Hz@1 MHz。     

一种输出范围10~600MHz的高性能锁相环

在传统锁相环结构基础上设计了一种基于0.18μm CMOS工艺的高速、低功耗、低噪声的高性能混合信号锁相环.测试结果显示,该芯片在1.8V电源供电下,可以提供从10～600MHz的稳定输出信号.同时该芯片输出抖动小,在输出频率152MHz处的峰峰值抖动小于50ps,均方抖动约7ps.锁相环的版图尺寸为560tan×400μm,核心功耗约6mW.     

CMOS数字锁相环中的自校准技术

提出了一种数字锁相环(DPLL).该电路采用自校准技术,具有快速锁定、低抖动、锁定频率范围宽等优点.设计的锁相环在1.8 V外加电源电压时,工作在60～600 MHz宽的频率范围内.电路采用5层金属布线的0.18 μm CMOS工艺制作.测试结果显示,电路的峰-峰抖动小于输出信号周期(Tout)的0.5%,锁相环锁定时间小于参考时钟预分频后信号周期(Tpre)的150倍.     

一种从E1信号中提取时钟的全数字锁相环

提出了一种从 E1信号中提取时钟的全数字锁相环。采用半脉宽移动技术设计数控振荡器 (DCO) ,使输出时钟占空比的误差小于 4%。经实验证实 ,在输入信号的频率范围为 2 .0 4 8MHz± 90 ppm且抖动满足 ITU- T G.82 3的情况下 ,该电路完全可以用于从 E1信号中提取时钟。采用数字锁相环对系统集成大有好处。     

数字锁相技术的研究与实现

锁相技术在调制和解调、频率合成电路等很多领域应用极其广泛。文中提出一种高动态数字锁相环的设计方法,分析了锁相环的基本原理,采用EDA技术,结合FPGA芯片特点,运用硬件描述语言对数字锁相环进行了优化设计,并且对设计进行仿真,给出了相应的仿真结果。     

Generation of ultrawideband phase chaos in the decimeter band

The problem of obtaining ultrawideband phase chaos in the decimeter band with the use of a phase-locked loop is considered. The mathematical simulation of a third-order phase-locked loop is performed with account for the real characteristics of the phase detector, the signal frequency divider in the phase-locked loop, and the voltage-controlled oscillator. This simulation allows determination of the parameters of a prototype of a phase-locked loop operating in the chaotic generation mode. Based on the obtained results and available circuit technology, a prototype of a phase-locked loop generating ultrawideband phase-chaotic oscillations with a uniform power spectrum in a frequency range from 700 to 1300 MHz is developed and tested.     

基于锁相环的频率合成电路设计

介绍了锁相环及其频率合成的基本原理,在此基础上,给出了集成锁相环电路CD4046的使用方法,并用该器件设计了频率合成电路。基本实验表明,此电路可以产生频率范围和间隔可变的高稳定度的精确离散信号,具有很大的实用价值。     

基于ADF4110的频率发射系统

结合美国ADI公司推出低功耗宽带集成锁相环芯片ADF4110的性能特点以及锁相环频率合成器的原理,给出了用ADF4110锁相环芯片设计频率自动跟踪系统的硬件电路,并给出了频域和时域的测试结果,表明电路可以进行精确实时功率控制和本振频率控制,可以满足不同频点发射机的要求。     

基于DSP Builder的带宽自适应全数字锁相环的设计与实现

提出一种设计全数字锁相环的新方法,采用基于PI控制算法的环路滤波器,在分析模拟锁相环系统的数学模型的基础上,建立了带宽自适应全数字锁相环的数学模型。使用DSP Builder在Matlab/Simulink环境下搭建系统模型,并采用FPGA实现了硬件电路。软件仿真和硬件测试的结果证明了该设计的正确性和易实现性。该锁相环具有锁频速度快、频率跟踪范围宽的特点。同时,系统设计表明基于DSP Builder的设计方法可缩短设计周期,提高设计的灵活性。     

模拟锁相环NE564在FM解调电路中的应用

介绍了锁相鉴频电路的工作原理和模拟锁相环芯片NE564的结构与特点,并用该芯片设计了一款41.4MHz的FM解调电路,具有较强的实用性。     

一种具有相位噪声跟踪补偿的全数字锁相环频率合成器

为了实现频率合成器中的相位噪声跟踪补偿和降低全数字锁相环的复杂性,本文提出了一种新的基于全数字锁相环的频率合成器。它采用了一种低复杂度的数字鉴频鉴相器和非线性相位/频率判决电路以及数控振荡器,从而显著降低了硬件复杂性。同时结构中采用的非线性相位和频率判决电路能够很好地实现噪声跟踪和快速的相位/频率捕获,数控振荡器能够获得高的频率分辨率(大约6kHz)和大的线性频率调谐范围。通过采用90nm CMOS工艺制造的ADPLL实验结果表明,本文所提出的基于全数字锁相环的频率合成器能够实现从100kHz到6MHz的可控环路带宽和相当好的带内相位噪声跟踪性能。     

C波段频率合成器的设计

在分析常规数字锁相环路基础上,利用数字锁相混频环电路实现了C波段快速低相噪宽带频率合成器的设计,并进行了理论分析。给出的研制模块的指标测试结果,验证了理论分析的正确性。     

PSK解码同步电路的改进与实现

PSK解调器是航天测量船船载遥测终端遥测解调单元的重要组成部分,该解调器中的码同步电路是实现遥测正常解调的基础。目前船载遥测终端PSK解调电路仍然采用数字锁相环技术。这里探讨采用一冲新型电路代替数字锁相环,以提高电路对码同步的提取性能。并通过理论分析证明,新的改进方案优化了PSK解码同步电路的性能,提高了精度,扩展了带宽,缩短了时间,增强了可靠性。