基于DSP和LAN91C111的嵌入式以太网接口

以太网及TCP/IP协议已经成为事实上最常用的网络标准之一,它在各个领域的应用越来越灵活.嵌入式以太网不仅可用于工业现场实现现场节点的自动上网功能,而且可以用于信息家电的以太网接口,可以实现远程控制,具有很好的发展前景.文中介绍了基于DSP(数字信号处理器)内核的微处理器TMS320LF2407的嵌入式系统与较新的自适应10 Mbit·s-1/100Mbit·s-1嵌入式以太网控制器芯片LAN91C111的接口电路及软硬件实现方法.     

基于AVR高性能单片机的以太网接口设计

随着Internet的发展和应用,嵌入式系统在网络方面的应用技术也逐渐成熟.针对目前大量使用8住微控制器的嵌入式系统,采用ATMEL公司的高性能单片机ATmega64和10 Mb/s以太网控制芯片RTL8019AS,设计了低成本的嵌入式以太网接口,详细介绍了硬件电路的连接以及嵌入式TCP/IP的实现,远端用户可以通过HTTP协议来访问存储在嵌入式系统上的网页,使嵌入式系统具备网络连接功能.     

基于VxWorks的千兆以太网数据传输系统的设计与实现

文章给出了一个嵌入式系统中以太网的实现方案,实现了在处理大规模数据时1000Mb/s网络数据传输接口,给出了硬件连接图和引导程序的修改方法。对MPC8349网络接口设计中的相关问题进行了讨论,如外部存储器扩展、通信接口设计等,给出了相应的解决方案。     

双速自适应以太网MAC设计及FPGA验证

嵌入式以太网有着广泛的应用,是目前嵌入式系统研究的一个重要领域。设计了嵌入式以太网的媒体访问控制器（MAC）。简单介绍了以太网MAC子层协议;用Verilog-HDL设计了10/100Mb/s自适应以太网控制器,其中包括片上总线总线口、发送模块、接收模块和流量控制模块等几部分;建立了相关测试向量,在ModelSimPLUS6.4SE软件中进行了仿真和调试,并成功用ALTERA的FPGA进行了验证;逻辑仿真和物理板级验证结果都表明该设计实现了10/100Mb/s以太网通信的相关功能。     

机动光网络监测系统关键技术

针对机动光网络运行、维护、管理及组网的缺陷,研制机动光网络监测链路.此系统解决了从2Mb/s复帧结构中提取和插入信令时隙、数字话音通路无阻塞交换、2Mb/s链路实时在线监测、网络远程监控的难题,形成机动光传输网与固定光传送网的互连系统,实现群路A接口与基群E1接口、以太网ET接口的转换,实时信号监视和告警.     

新型的10/100Mb·s-1自适应以太网收发器

提出了一种新型的10/100Mb·s-1自适应以太网收发器设计方案,详细描述了各部分的选择和设计,最后给出了实验验证结果.这种10/100Mb·s-1自适应以太网收发器以ML6652为主芯片,不但可用于100Mb/s系统中,而且能用于现有的10 Mb/s系统中,实现两者之间的自适应连接.与同类方案相比,具有功能强、体积小、成本低的优点.     

基于ARM9的远程频率采集系统设计

介绍了一种频率信号采集系统的设计.硬件以ARM嵌入式处理器S3C2440和10/100M bit/s自适应的以太网接口DM9000为核心.主要包括信号采集、频率测量、嵌入式处理系统、以太网接口等部分.软件采用嵌入式μCLinux操作系统,通信使用TCP协议.系统具有强大的网络支持功能.数据可通过以太网与远程故障诊断中心进行传输.     

一种MII/RMII/SMII可复用以太网接口收发器IP核设计

以太网技术的高速发展,使得利用以太网进行通信和数据交换已成为当今社会通信的潮流和方向。在很多以太网产品设计中都需要设计以太网接口电路,本文介绍了一种基于FPGA的10/100Mb/s以太网接口收发器的IP核设计。该IP核可工作于MII/RMII/SMII模式,通过FPGA验证可作为独立模块应用于相关以太网芯片设计中。     

基于ARM的以太网接口电路设计

阐述了基于ARM处理器LPC2294的嵌入式系统的以太网接口电路的设计,针对当前嵌入式研究领域的技术热点,实现了以太网功能在嵌入式系统上的开发与应用.详细介绍了ARM处理器的硬件设计,LPC2294与以太网控制器RTL8019AS的接口电路设计和以太网传输层的UDP协议、TCP/IP协议的软件设计流程,以及系统的通信调试过程.ARM处理器与RTL8019AS通过外部数据总线连接,具有非常好的实时性和可靠性,很好地实现了嵌入式系统的以太网功能.     

一种10Mb/s1553B总线接口的设计

1553B是一种数字式命令/响应型时分多路航空数据总线标准.传统的1Mb/s 1553B总线接口电路已不能满足现代高速航空、航天数据通讯的要求.介绍了10Mb/s 1553B总线接口的设计,对关键模块进行了详细分析与设计,并通过编译平台Modelsim6.0进行功能仿真,采用Xilinx VertexⅣFPGA硬件系统进行组网应用验证.结果表明,该设计满足1553B协议功能要求,总线速率达到10Mb/s,满足10Mb/s 1553B总线组网应用的需求.     

基于E1链路的HDLC成帧解帧处理电路

为了在E1链路上能够可靠稳定地传输以太网数据包,提出了一种基于E1链路的高级数据链路控制(HDLC)成帧解帧处理电路。该电路采用HDLC协议在系统发送部分对介质无关接口(MII)发送的以太网数据包进行封装,并通过广域网(WAN)接口发送出去;在系统接收部分再对WAN接口接收的数据进行解封装。仿真结果表明:在发送端以太网数据包通过MII进行发送的情况下,该电路在接收端可以成功恢复出初始的以太网数据帧。     

机组录波装置中以太网通讯接口的设计

提出一种以太网通讯接口的设计方案,介绍了以太网通讯的特点,以太网控制器芯片DM9000A的特性、以太网硬件接口电路设计原理,及以太网接口的初始化、发送和接收流程。     

嵌入式系统中EEPROM接口及控制电路设计

嵌入式串行EEPROM存储器已成为当今许多片上系统解决方案的一个重要组成部分.本研究以以太网接口卡芯片中EEPROM的嵌入式应用开发为例,介绍和提供了一种嵌入式系统中串行EEPROM的接口和控制电路的设计方法.本方法对其他领域EEPROM的嵌入式应用也具有重要的参考意义.     

以太网数字影像遥测编码器的硬件设计与实现

采用高性能微控制器和FPGA（field-programmable gate array）组合硬件平台,进行以太网数字影像数据的接收、满足IRIG106（inter range instrumentation group106）遥测标准的PCM（pulse code modulation）编程、IRIG-B时间码转换与配置、高速数据调度管理和多类型信号电平输出的硬件电路设计和制作。通过实验室和用户现场环境测试,验证了硬件设计的完整性和可靠性。     

高性能数字时钟数据恢复电路

设计了一个数字时钟数据恢复电路,采用相位选择锁相环进行相位调整,在不影响系统噪声性能的前提下大大降低了芯片面积。该电路应用于100 MHz以太网收发系统中,采用中芯国际0.18μm标准CMOS工艺实现,核心电路相位选择锁相环的芯片面积小于0.12 mm2,电流消耗低于4 mA。仿真与测试结果表明,恢复时钟抖动的峰峰值小于350 ps,相位偏差小于400 ps,以太网接收误码率小于10-12,电路可以满足接收系统的要求。     

一个面积和功耗优化且适用于10/100 Base-T以太网的CMOS时钟恢复电路

提出了一个新的用于10 / 10 0 Base- T以太网中面积和功耗优化的时钟恢复电路.它采用双环路的结构,加快了锁相环路的捕获和跟踪速度;采用复用的方式,通过选择信号控制电路可分别在10 Mbps或10 0 Mbps模式下独立工作且能方便地实现模式间的互换,与采用两个独立的CDR电路相比节省了一半的面积;同时,电路中采用一般的延迟单元来取代DL L,并能保证环路性能不随工艺温度等条件引起的延迟单元、延迟时间的变化而变化,从而节省了功耗.Hspice模拟结果显示,在Vdd=2 .5 V时,10 0 Mbps模式下电路的功耗约为75 m W,稳态相差为0 .3 ns;10 Mbps模式时电路功耗为5 8m W     

发射机嵌入式远程监控系统的以太网接口设计

针对传统的广播发射机远程监控系统常需用PC机联入Internet而形成接入成本高、体积大等诸多弊端,介绍了一种低成本、小体积的广播发射机嵌入式远程监控系统。详细阐述了由ARM处理器S3C2410A作为主控芯片,RTL8019AS作为以太网接口芯片等实现以太网接口的硬件电路设计。软件设计中,在介绍Linux微内核的定制与裁剪的基础上,给出了Linux下RTL8019AS驱动程序实现的具体步骤,最终实现了嵌入式以太网的数据传输。该设计已经成功应用在广播发射机远程监控系统中,系统性能稳定可靠。     

以太网卡控制器与ARM7的接口设计及编程

文章在基于ARM7的机房设备远程控制平台课题研究中,设计和开发了RTL8019AS高度集成以太网控制器与嵌入式处理器SEP3203的接口电路及驱动程序;介绍了网卡芯片RTL8019AS的驱动程序设计方法;给出了主要程序和流程图。用RTL8019AS网卡芯片实现了嵌入式ARM7处理器与以太网的通讯,是一种较好的选择。     

矿井集散式网络监控系统研究

本文设计了一种基于工业以太网总线和现场总线的集散式混合网络监控系统.其通过工业以太网为监控数据的传输提供高速通道并实现集中控制,通过现场总线接口实现分布式第三方监测设备的无缝接入,可实现可靠的矿井监控,并具有开放性好、实时性高和通信速率高等特点.     

Analysis and Implementation of Traffic Buffering in EOS Chip Design

The traffic buffering problems in the ethernet over synchronous digital hierarchy(EOS) are introduced and analyzed. Different solutions are also presented in detail. Synchronous DRAM(SDRAM)is used as off-chip buffer to store-and-retransmission ethernet frames. A new and easy control design is introduced here. The buffer area size on chip is greatly reduced and the power dissipation is lowed at the same time.