用于谐波测量的非均匀同步采样时钟产生方法

为了消除谐波采样中的频谱泄露并降低电路实现代价,提出非均匀同步过采样时钟产生方法.该方法使用延时锁定环路产生非均匀时钟,控制谐波采样的过采样间隔.通过合理设计过采样率、非均匀时钟频率的概率分布以及变化周期,使非均匀过采样噪声位于模数转换器输出带宽之外,减小了采样噪声对谐波频谱的调制影响,保证了非均匀时钟是统计意义上跟踪基波频率的同步时钟.过采样和时钟的非均匀特性大幅简化了延时锁定环路的结构,所需延时单元个数从3×104减少到125.采样数据可以作为同步采样序列直接进行快速傅里叶变换运算,无需消除非均匀采样噪声和频谱泄露的操作.在使用1.6384 MHz参考时钟、基波频率为46～54 Hz的情况下,63次谐波范围内的谐波幅度和相位测量误差分别小于0.02%和0.031°.     

一种高速高宽带主从式采样保持电路

基于0.13μm SiGe BiCMOS工艺设计并实现了一种新型高速高宽带主从式采样保持电路．该电路采用PMOS源极跟随器作输入级实现了直流耦合,使得低频、低偏置电压信号也可以被正常采样．采用Cherry-Hooper放大器将带宽提升至18GHz．通过主从式采样结构和交叉耦合电容消除了信号馈通,使用互补三极管抵消了时钟馈通的影响,将无杂散动态范围控制在33～38dB．对比结果表明,这种设计方案在带宽方面具有较大的优势,并且具有较高的采样率．     

126.6～128.1 GHz基波压控振荡器设计

采用65 nm CMOS工艺,设计一款基波压控振荡器(VCO).采用负阻单元的寄生电容与用户自定义电感形成VCO的电感-电容(LC)谐振网络.采用交叉耦合对管作为VCO的负阻单元,维持VCO的稳定输出信号.通过控制尾电流管的偏置电压大小调节交叉耦合管的寄生电容,从而实现输出频率的调谐. VCO输出缓冲器(buffer)采用共源-共栅(Cascode)结构以减小负载电阻对电路振荡的影响.所设计的片上变压器实现了差分信号转单端信号功能,并与传输线、地-信号-地(GSG)焊盘实现了VCO输出匹配.测试结果表明,电路的输出频率范围为126.6~128.1 GHz,调谐范围为1.5 GHz.当电路工作频率为127.2 GHz时,输出功率为–26.8 dBm,偏频为1 MHz处相位噪声的仿真值为–86.3 dBc/Hz.该电路的芯片面积为405μm×440μm.     

一种无毛刺DLL型90°移相器设计

延时锁相环(delay look loop,DLL)型90°移相器广泛应用于双倍数据率同步动态存储器(double data rate synchronous dynamic random access memory,DDR SDRAM)中对时钟信号进行90°相移,实现数据双沿采样,以提高数据传输速率.数控延时线是DLL型90°移相器的重要组成部分.为解决传统数控延时线在延时调节过程中产生毛刺的问题,分析了传统数控延时线产生毛刺的原因,并提出一种结合锁存器和时钟门控单元的无毛刺数控延时线.引入锁存器和时钟门控使该无毛刺数控延时线的数字控制信号有序进行状态切换,达到抑制毛刺产生的目的.另外,将提出的无毛刺数控延时线应用于DLL型90°移相器中,成功消除了90°相移时钟的毛刺.设计采用SMIC 65 nm工艺来实现,供电电压为1.2 V,版图面积为0.018 mm~2,用HSPICE进行仿真,结果表明:该移相器的工作频率范围为217 MHz～1 GHz,工作在1 GHz时,功耗为2.8 mW;供电电压添加100 MHz 30 mV正弦波噪声时,90°相移时钟的抖动峰峰值和均方根值分别为17.77 ps和5.16 ps.而且,移相器在进行工艺、电压、温度(process-voltage-temperature,PVT)跟随调节过程中,输出的90°相移时钟可有效避免毛刺问题.     

基于数字化技术的高速串行接收器设计

基于数字化模拟电路设计技术和自适应动态反馈方法设计了一个高速串行接收器,包含采样放大器、时钟发生电路、匹配电阻电路.后两者的精度直接决定了接收器性能.采用TSMC的CMOS 0.25μm混合信号模型,在Cadence软件环境下用spectre仿真器进行模拟.结果表明,时钟发生电路输出的五相时钟间隔0.416 ns,抖动35 ps,锁定时间1.8 μs;匹配电阻阻值波动在44.3～45.6 Ω,稳定时间6μs,平均误差±1.45%,最大误差1.56%.联调后整个接收器电路具有接收480 Mbps高速串行数据的能力.     

数模混合信号集成电路测试系统的同步策略

介绍了数字同步的触发类型,给出了标准总线和非标准总线条件下的同步触发方案.对数模混合信号集成电路测试系统的同步、测量仪器内部时钟周期与数字周期的同步、采样频率与输入信号频率的同步进行了分析,并给出了相关参数的约束关系.提出了解决数模混合信号集成电路测试系统同步问题的有效方案,使数模混合信号集成电路测试系统准确、稳定和可靠.     

基于FPGA的数字信号传输性能分析仪的设计与实现

系统采用ALTERA公司生产的EP3C25Q240C8现场可编程门阵列作为控制核心,以PS2键盘输入曼彻斯特编码时钟频率和改进型计数方式,实现了数据率10~1×106b/s的连续可调.此外,在数字信号分析部分实现了曼彻斯特编码同步时钟信号的提取,实时刷新所提取的同步时钟信号可以用来触发叠加噪音后的曼彻斯特编码.眼图显示采用数字示波器,并可通过观察眼图来分析信道传输性能.经测试表明,系统能准确地显示眼图.     

高速A/D转换器的数字电路设计

介绍用于高速高分辨率流水线结构的模数转换器的数字电路.该数字电路包括时钟发生器和数字校正电路.时钟发生器产生采用的是两路延迟单元负反馈得到;数字校正电路采用改进的流水线操作方式,以期达到减少延迟单元,节省硬件功耗,降低误差操作.该数字电路在0.6μmCMOS工艺中能满足高速ADC的时序要求,并对各级输出的数据在同步时钟的控制下进行加法运算,最终将输入的模拟信号转换成数字信号输出.     

漏/阻双模高性能D波段无源混频器

介绍一种基于70nm砷化镓变晶性高电子迁移率晶体管(mHEMT)工艺的漏/阻双模、高性能D波段无源混频器.该单片集成基波混频器采用共面波导(CPW)实现.为了保证电路高频设计的准确性,对共面波导进行电磁场仿真建模.采用谐波平衡法对漏极、阻性2种状态的端口大信号阻抗进行仿真分析,设计出射频(RF)和本振(LO)信号共用的匹配网络.测试结果表明:在漏极状态下,当射频频率从110GHz变化到150GHz、中频频率固定为1GHz、本振信号功率设置为3dBm时,转换增益位于-4.4~-11.6dB;在阻性状态下,当射频频率从110GHz变化到150GHz、中频频率固定为1GHz、本振信号功率设置为0dBm时,转换增益位于-8.0~-18.6dB.包含焊盘在内,芯片面积为0.86mm×0.43mm.     

数字短波阵列天线的时钟同步算法

针对阵列天线端数字采样时钟的同步问题,提出一种高精度的时钟同步算法。在PTP同步协议的基础上,通过对时钟脉冲的上升沿和下降沿检测提高时间戳精度。基于FPGA设计了以双边沿检测算法为核心的时钟同步电路,并搭建仿真平台对算法进行验证。仿真结果表明,该算法能对短波阵列天线输出的阵列信号进行高精度的同步采样。     

超高速数据采集时钟分系统的设计与实现

为了提高数据采集系统采集数据的分辨率和抗干扰能力，要求时钟分系统能够产生具有高精度、高稳定度、低抖动的采样时钟。介绍了一种基于程控频率合成器的时钟电路的设计思想、性能特点、工作原理和硬件电路设计，讨论了采样时钟抖动对量化误差的影响以及时钟电路的阻抗匹配和电磁兼容性。     

基于信噪比测量时钟抖动的方法

研究了高速数据采集系统中时钟抖动对信噪比的影响,进而提出一种基于信噪比测量时钟抖动的方法。在采样-保持电路的模型的基础上,推导出信噪比与抖动及输入信号频率之间的数学公式,并对其进行了仿真。最后使用这种方法实际测量了两种时钟的抖动。结果表明,该方法操作简单、测量精确。     

低功耗植入微系统自适应时钟数据恢复电路

设计一种超低功耗、适用于脉冲位置调制的时钟数据恢复电路.通过对电荷积分,将窄脉冲的时间间距转化为电压,可便捷地恢复精确同步的时钟和数据信号.为扩大可工作的数据率范围,数据恢复所需阈值电压根据输入信号自适应产生.采用CMOS 0.25μm工艺实现所设计的电路,通过仿真验证了其性能.该设计在输入数据率为45.5 kbit/s时,电路功耗仅为13μW.     

FPGA的超声相控阵系统接收波形合成结构

为了解决在超声相控阵系统设计中,接收波形合成需要将各阵列阵元接收到的信号进行相干叠加的问题,提出了一种能够实现1 ns延迟分辨率的数字接收波形合成设计.该设计采用锁相环(PLL)的相移技术首先产生6个周期为6 ns、相位差为1 ns的时钟信号.根据焦点的不同,6个时钟信号被选择作为异步采样时钟.采样数据同步后进行叠加,得到数字超声合成波形.波形合成硬件除A/D转换器外都集成在FPGA芯片内部.FPGA芯片在接收波形中的应用使得编程灵活和体积减小,得到了非常低廉的设计.完成了该设计的仿真实验并给出了实验数据.实验结果表明:该设计能够稳定和精确的实现1 ns分辨率的接收波形合成.     

高速紫外光子探测器位置读出电路的实现

为了提高现有楔条形阳极的光子计数成像探测器的整体计数率,根据探测器输出信号的特点,研制了一个基于高速模数转换(A/D)芯片和现场可编程门阵列(FPGA)的位置读出电路。该电路采用高速A/D芯片(65 MHz采样频率)对整型放大器输出的高斯型脉冲信号逐点数据采样后获取其峰值的方法来代替原有的前端模拟电路中昂贵的峰值保持模块及NI公司的多道数据采集卡,采集的数据通过FPGA进行处理并且通过USB传输到计算机中进行解码,最终还原出图像。试验结果表明:由该电路获得的探测器图像在分辨率基本保持不变的条件下,整体计数率可以提高近一倍。     

基于LVDS的速度自适应数据回读系统设计与实现

目前导弹种类的型号繁多,离线式采集设备的安装位置、线缆长度以及接口数量的不一致,均会导致同一采集设备在不同型号导弹中的数据传输速度不同,数据回读设备不能统一回读所有的离线式数据采集设备的数据.针对以上问题,提出一种兼容不同传输速度的数据回读系统.数据传输总线采用LVDS(Low-Voltage Differential Signaling)传输接口,差分串行总线能够实现长距离传输,抗干扰性能强.数据回读系统能够自适应传输总线上的LVDS时钟,并根据LVDS时钟将串行数据反序列化,以及提供与恢复的数据同步的全局时钟,供FPGA内部逻辑传输数据和通过编码将数据对齐,从而达到根据时钟兼容不同的传输速度.通过动态调整数据与时钟的相位关系,消除线缆和PCB长度不完全相等或温度因素对传输带来的影响,以减少数据传输的误码率,兼容更快的数据传输速度.采集到的数据通过灵活可靠的USB2.0接口发送到PC.     

一种全新的无源超高频标签芯片架构设计

为降低标签芯片功耗和提高无源超高频射频识别(UHF RFID)系统的识读距离,提出了一种全新的UHF RFID标签芯片架构．基于该架构设计的芯片能够根据读写器发送的命令,自动同步提取解码时钟用于命令解析,同时,能够根据启动盘点周期的query命令中的TRcal的长度以及DR值,生成满足反向散射频率要求的时钟．生成的反向散射时钟频率与制造工艺及芯片工作环境无关,工作中无需校准．相比传统的基于高频率采样时钟的结构,该设计架构不需要产生全局的用于采样数据的高频时钟,以及为自适应调整反向散射频率而在基带所作的复杂的分频,因此具有电路规模小、整体功耗低的优点．采用TSMC 0.18μm mixed signal工艺下的库文件进行仿真以及最终流片,仿真以及测试结果表明,基于该架构的芯片电路在完成相同功能的前提下,电路的整体规模是传统结构的90％,功耗是传统结构的70％．     

时钟抖动对AD有效位数的影响

研究了高速数据采集系统中时钟抖动(clock jitter)对采样有效位数的影响,提出了一种基于离散域的分析方法,对时钟抖动带来的影响做了具体的定量分析,建立了数学模型和公式推导,并通过仿真加以验证。结果表明,时钟抖动引起的误差小于一个量化台阶(LSB)时,可以改善采样信噪比,若引起的误差大于一个量化台阶(LSB)时,就会使有效位数降低,有效位数下降的值与输入信号频率、量化位数、量化区间直接相关。     

电网电压高精度同步采样方法研究

为实现对电网电压的同步采样,设计了不使用ADE7758的电能计量功能,只把其作为AD转换芯片的方案。用LTC6903产生时钟作为ADE7758的工作时钟来控制采样速率。由单片机R8C/25调整LTC6903的时钟频率来跟踪电网频率变化从而实现1个电压周期的128点同步采样,实现对电网频率的高精度跟踪,同步精度在0.03 Hz以内,为电网电压的谐波分析奠定基础。     

变频谐振试验电压下介质损耗测量技术研究

采用准同步采样谐波分析方法,对变频(30~300Hz)谐振电压下介质损耗测量技术进行了研究.探讨了测量信号的提取方法,对相应的算法进行了理论推导与计算机仿真分析,介绍了测量电路原理,并进行了实验测试.结果表明,该方法具有测量准确度高、抗干扰能力强等特点,可广泛地应用于频率变化情况下,电气设备的介质损耗测量.