数字VLSI电路测试技术-BIST方案

分析了数字VLSI电路的传统测试手段及其存在问题,通过对比的方法,讨论了内建自测试(BIST)技术及其优点,简介了多芯片组件(MCM)内建自测试的目标、设计和测试方案。     

一款百万门缀SOC芯片的可测性设到

本文介绍了一款基于65nm工艺的数字处理芯片的可测性设计,采用了边界扫描测试,存储器内建自测试和内部扫描测试技术。这些测试技术的使用为该芯片提供了方便可靠的测试方案,实验结果表明该设计的测试覆盖率符合工程应用要求。     

面向低功耗BIST 的VLSI 可测性设计技术

随着手持设备的兴起和芯片对晶片测试越来越高的要求，内建自测试的功耗问题引起了越来越多人的关注，本文对目前内建自测试的可测性设计技术进行了分析并对低功耗的VLSI可测性设计技术的可行性和不足分别进行了探讨。在文章的最后简单介绍了笔者最近提出的一种低功耗的BIST结构。     

一种高速增益单元存储器的内建自测试方案

介绍了一种用于测试高速增益单元嵌入式动态随机存储器的内建自测试方案。该方案包括了指令集设计和体系结构设计。四级指令流水线的引入使全速测试成为可能。该设计方案可以通过执行不同的测试指令,对待测存储器执行多种类型的测试,从而达到较高的故障覆盖率。该内建自测试模块被集成在了一个存储容量为8kb的增益单元嵌入式动态随机存储器芯片中,并在中芯国际0.13μm标准逻辑工艺下进行了流片验证。芯片测试结果表明,该内建自测试方案可以在多种测试模式下对待测存储器执行全速测试,提高了测试速度,降低了对自动测试设备的性能要求,提高了测试的效率。     

组合电路内建自测试技术的研究

随着集成电路技术的发展,可测性设计在电路设计中占有越来越重要的地位,内建自测试作为可测性设计的一种重要方法也越来越受到关注。文中首先介绍了内建自测试的实现原理,在此基础上以八位行波进位加法器为例,详细介绍了组合电路内建自测试的设计过程。采用自顶向下的设计方法对整个内建自测试电路进行模块划分,用VHDL语言对各个模块进行代码编写并在QuartusII软件环境下通过了综合仿真,结果表明此设计合理,对电路的测试快速有效。     

GPS基带芯片中存储器的可测性设计

GPS基带芯片中嵌入的存储器采用存储器内建自测试(Memory Built-in-Self-Test,MBIST)技术进行可测性设计,并利用一种改进型算法对存储器内建自测试电路的控制逻辑进行设计,结果表明整个芯片的测试覆盖率和测试效率均得到显著提高,电路性能达到用户要求,设计一次成功.     

一种有效的ADC内建自测试方案

内建自测试是降低ADC电路测试成本的有效方法。通过最小二乘法和斜坡柱状图。我们得出了测试ADC电路的增益误差、失调误差、微分非线性和积分非线性的算法。根据这些测试算法。介绍了一种易于片上集成的内建自测试结构。实验结果表明，该内建自测试方案具有较高的测试精度。     

SoC嵌入式flash存储器的内建自测试设计

深亚微米技术背景下，嵌入式存储器在片上系统芯片(system-on-a-chip，SoC)中占有越来越多的芯片面积．嵌入式存储器的测试正面临诸多新的挑战。本文论述了两种适合SoC芯片中嵌入式flash存储器的内建自测试设计方案。详细讨论了专用硬件方式内建自测试的设计及其实现，并且提出了一种新型的软硬协同方式的内建自测试设计。这种新型的测试方案目标在于结合专用硬件方式内建自测试方案并有效利用SoC芯片上现有的资源，以保证满足测试过程中的功耗限制，同时在测试时间和芯片面积占用及性能之间寻求平衡。最后对两种方案的优缺点进行了分析对比。     

数字调谐系统芯片DTSO614的可测性设计

介绍了集成电路可测性设计的概念和分类方法,然后以数字调谐系统芯片DTS0614为例,具体介绍了其中的一种即针对性可测性设计方法,包括模块划分、增加控制线和观察点.最后给出了提高电路可测性的另一种方法--内建自测试方法.     

SOC芯片的高速模拟IP测试方法学

很多SoC芯片里会使用SATA物理层,PCIE物理层以及DDR2/DDR3物理层等高速模拟IP。这些高速模拟IP需要被自动测试设备完整的测试。自动测试设备的高速测试选项就是用来测试高速IP,但随之而来的是测试成本的增加。智原科技利用内建自测试方法来取代费钱的自动测试设备的高速测试选项。内建自测试提供了最具成本效率的方法。高速模拟IP内建自测试的故障覆盖率很高,所以我们不再需要自动测试设备的高速测试选项及其所带来的高成本。     

基于RocketIO高速串行回环通信的实现

当前高速串行通信应用广泛,但开发周期较长,且系统的稳定性、可靠性难以保证,文中研究了基于RocketIO高速串行回环通信的实现,在Xilinx的开发环境ISE中实现该设计,利用误码率分析仪(IBERT)分析该设计误码率低,故可以确保该设计的稳定性和可靠性,且该设计开发简单,具有较强的扩展性,并有助于高速串行通信的实现。     

LXT384接口芯片的几种环回形式

LXT384是一个用于SONET/SDH设备的八进制T1/E1/J1线路接口单元芯片。文中简述了该芯片在实际应用中进行自检的若干种不同的环回形式(包括：模拟环回、数字环回、运程环回等)，直观地指出了各种环回形式的特点和区别。     

访问键盘芯片获取PS/2键盘按键信息

通过直接访问键盘控制芯片实现对键盘输入数据的最底层读取,是实现键盘按键信息获取的有效方法。该方法是在键盘有数据之前先关闭键盘中断,在程序轮询处理好按键后打开中断,再通过键盘环回指令,将按键信息写回键盘输出缓冲区,让后续键盘中断程序继续处理按键信息。由于该方法在中断处理前轮询输出缓冲区,因此能够在所有程序前面准确获取到按键信息。     

HIST: A hierarchical self test methodology for chips,boards, and systems

This article presents the HIST approach, which allows the automated insertion of self test hardware into hierarchically designed circuits and systems to implement the RUNBIST instruction of the IEEE 1149.1 standard. To achieve an optimal and throughout self testable system, the inherent design hierarchy is fully exploited. All chips and boards are provided with appropriate test controllers at each hierarchy level. The approach is able to detect all those faults, which are in the scope of the underlying self test algorithms. In this paper the hierarchical test architecture, the test controllers as well as all necessary synthesis procedures are presented. Finally a successful application of the HIST approach to a cryptography processor is described.     

中国移动多媒体广播(CMMB)测试接收机的设计与实现

为了加快CMMB的推广和应用,全面评估CMMB网络的性能,尤其是测试CMMB的移动接收效果和城市覆盖效果,文中提出了一种基于CY7C68013A芯片的CMMB网络测试接收机的设计方案。本方案采用CY7C68013A芯片为控制核心,利用CY7C68013A芯片的GPIO口模拟的I2C、SPI总线通信接口和USB接口与PC机通信等技术,实现了CMMB信号参数存储、读取与CMMB码流播放同步进行的功能。     

基于BIST的编译码器IP核测试

介绍了用于IP核测试的内建自测试方法（BIST）和面向测试的IP核设计方法,指出基于IP核的系统芯片（SOC）的测试、验证以及相关性测试具有较大难度,传统的测试和验证方法均难以满足。以编译码器IP核为例,说明了基于BIST的编译码器IP核测试的基本实现原理和具体实现过程,通过加入测试外壳实现了对IP核的访问、隔离和控制,提高了IP核的可测性。     

YOLO-NKLT视觉SLAM回环检测方法

针对存在明显光照变化或遮挡物等室外复杂场景下,现有基于深度学习的视觉即时定位与地图构建(visual simultaneous localization and mapping,视觉SLAM)回环检测方法没有很好地利用图像的语义信息、场景细节且实时性差等问题,本文提出了一种YOLO-NKLT视觉SLAM回环检测方法。采用改进损失函数的YOLOv5网络模型获取具有语义信息的图像特征,构建训练集,对网络重训练,使提取的特征更加适用于复杂场景下的回环检测。为了进一步提高闭环检测的实时性,提出了一种基于非支配排序的KLT降维方法。通过在New College数据集和光照等变化更复杂的Nordland数据集上进行实验,结果表明：室外复杂场景下,相较于其他传统和基于深度学习的方法,所提方法具有更高的鲁棒性,可以取得更佳的准确率和实时性表现。     

Test-Per-Clock Logic BIST with Semi-Deterministic Test Patterns and Zero-Aliasing Compactor

We present a test-per-clock BIST scheme using memory for storing test patterns that reduces the number of clock cycle necessary for testing. Thus, the test application time is shorter and energy consumption is lower than those in other solutions. The test hardware consists of a space compactor and a MISR, which provides zero error aliasing for modeled faults. The test pattern generator (TPG) scheme is based on a T-type flip-flop feedback shift register. The generator can be seeded similarly to a D-type flip-flop shift register. It generates test patterns in a test-per-clock mode. The TPG pattern sequence is modified at regular intervals by adding a modulo-2 bit from a modification sequence, which is stored in a memory. The memory can be either a ROM on the chip or a memory in the tester. The test patterns have both random and deterministic properties, which are advantageous for the final quality of the resulting test sequence. The number of bits stored in the memory, number of clock cycles, hardware overhead and the parameters of the resulting zero aliasing space compactor and MISR are given for the ISCAS benchmark circuits. The experiments demonstrate that the BIST scheme provides shorter test sequences than other methods while the hardware overhead and memory requirements are kept low.     

Spectral Prediction for Specification-Based Loopback Test of Embedded Mixed-Signal Circuits

A traditional specification-based core-level test method is no longer attractive in testing deeply embedded analog and mixed-signal circuits due to limited accessibility and resource issues. In order to overcome such difficulties, loopback testing has been considered as a promising solution when circuits include data conversion units; however its widespread adoption has been hindered due to fault masking, which may cause serious yield loss and test escape. The combination of seriously degraded components in a signal path and overqualified components in another signal path, may result in the overall performance of the loopback path being completely fault-free. This paper presents an efficient loopback test methodology which provides test accuracy equivalent to a traditional specification-based test. In our approach, a traditional loopback scheme is re-configured with an analog filter and an adder implemented on a Device Interface Board (DIB), and a multiple tone input is applied to the DUTs. The outcome of the proposed test is a set of performance parameters, allowing the evaluation of DUTs with respect to its specification, and efficient guidance of a self-repair mechanism. The mathematical analysis for the fault masking problem, based on linearity and noise parameters, is provided. In addition, various design parameters which may impact the accuracy of the proposed method are investigated. Both simulation and hardware measurements are presented to validate the proposed technique.