基于蚂蚁路径的多故障诊断算法研究

提出了一种针对VLSI电路多故障ATPG(Automatic Test Pattern Generation)的新算法。该算法引入蚂蚁路径定义，将多个故障点的前向传榆和回溯归结到一条单一路径之上，从而解决了以往多故障ATPG算法中搜索重复导致的计算冗余问题。     

含存储器数字电路系统的自动测试生成

已有的数字电路自动测试生成(ATPG)软件没有存储器的结构模型，不支持对存储器电路的自动测试生成。该文分析了2类存储器的功能特征，提出了面向测试的ROM和RAM结构模型的建立方法，其中，ROM根据所储存的数据等效成组合电路模型， RAM利用新建立的RAMBIT基元等效成利于测试的时序电路模型。将其应用于ATPG软件中，解决了含存储器数字电路的自动测试生成问题。     

基于K近邻的数字电路自动测试向量生成方法

基于分支限界搜索的自动测试向量生成(ATPG)是数字电路测试中的关键技术,搜索中的回溯次数对ATPG性能造成很大影响.为了减少ATPG回溯次数,提出一种基于K近邻(KNN)的数字电路ATPG方法.将机器学习中的KNN算法引入POEDM测试生成算法, KNN结合电路结构数据和可测试性度量信息来指导PODEM算法中回退路径的选择,替代传统的启发式策略,以尽快地到达有效决策点,减少回溯次数.在ISCAS85,ISCAS89和ITC99基准电路上进行验证,与传统启发式策略以及一种基于人工神经网络(ANN)的回退路径选择策略相比,所提方法在回溯次数、回退次数、运行时间和故障覆盖率指标方面分别实现了最高1 625.0%, 466.0%, 260.0%和2.2%的改进.同时,相比基于ANN的方法, KNN没有显式的训练过程,在搭建模型阶段能够节省一定的显存资源开销,并且可以使用更少的训练集样本得到有效的预测模型.     

基于量子进化算法的时序电路测试生成

本文介绍将量子进化算法应用在时序电路测试生成的研究结果。结合时序电路的特点，本文将量子计算中的量子位和叠加态的概念引入传统的测试生成算法中，建立了时序电路的量子进化算法测试生成模型。在国际标准电路上的验证结果表明，与同类算法相比，该算法模型可获得较高的故障覆盖率和较小的测试矢量集。     

基于改进A*算法的移动机器人路径规划研究

A*算法广泛应用于移动机器人路径规划中，而传统A*算法在寻路时，普遍存在搜索时间较长、效率低下等问题，因此，采用双向搜索的方式，对传统A*算法加以改进，该算法在路径规划过程中，可同时进行正反向路径搜索，同时采用正反向搜索交替机制，保证了最终目标节点搜索在连线中点区域内相遇，从而缩短了寻路计算时间。在MATLAB平台上，针对改进后的A*算法进行仿真实验，结果证明，双向A*算法减少了规划时间，且可生成最优路径。最后，将该算法应用到基于开源机器人操作系统的Turtlebot2移动平台上，进行现场实验，实验结果表明，双向A*算法减少了寻路计算时间，从而使得路径搜索效率得到显著提升，且规划路径合理，满足路径规划要求。     

基于重定时的时序逻辑优化策略

提出了一种去除同步时序电路中冗余逻辑的方法．针对时序冗余难于识别的问题,这种方法引入重定时技术,将电路中的时序冗余转换为冗余的组合逻辑,然后利用已有的比较成熟的组合逻辑优化工具将具去除．这样避免了提取电路的状态表及电路状态空间的遍历,从而能够大大降低时序电路冗余识别和支除的复杂度．将相关算法应用于ＩＳＡＳ’８９基准电路集,结果验证了其有效性。     

基于ATPG的最大功耗估算改进算法

在大规模集成电路芯片的可靠性分析和性能评估中,功耗估算起着重要的作用,文中提出基于ＡＴＰＧ的最大功耗估算改进算法,通过对电路充放电节点分配信号翻转,使电路工作时的动态功耗最大化;研究了路径搜索空间与功耗估值的关系,减少了路径搜索的开销,加快了估算时间;同时将算法扩展到同步时序电路。     

蚁群优化在组合电路测试生成中的应用

如何高效地解决数字电路测试生成问题是VLSI领域中的核心。通过对蚁群算法在不同类型的组合优化和搜索问题上的应用研究,基于组合电路测试的路径敏化方法,借助SAT确定性算法工具,提出了一个新的蚁群算法模型来解决组合电路测试生成问题,并通过实验验证其可行性。     

扩展主路径算法

本文是将主路径敏化法扩展到三态器件，介绍了一个针对含三态器件电路的测试生成算法，用１７个逻辑值描述电路，使用分离电路模型来降低算法复杂性，通过动态计算故障相关性和三态相关性，压缩搜索空间，减少一致性操作中的矛盾次数，同时保证故障敏化总是在有效路径上进行，减少回溯次数，提高测试生成效率。     

基于电势场法的移动机器人全局路径规划算法

针对传统路径规划算法计算量大、电路映射地图建模复杂等问题,提出了一种基于电势场法的路径规划新方法.首先,为降低环境建模的复杂度,对Zhang细化算法进行了改进,获得能够细致描绘地图连通关系的骨干图;在此基础上,提出了一种基于电势场理论的模型建立方法,此后通过对模型电流通路的快速搜索获取初始路线,大大降低了路径规划算法的运算量;然后,基于内接圆角方法对路径进行平滑处理,解决了路径离散问题,得到适合服务机器人行走的最优路径.大量对比实验表明,该改进Zhang细化算法有效降低了建模及求解复杂度,提出的基于电势场法的全局路径规划算法很好地解决了传统算法搜索效率低的问题.     

A test-pattern-generation algorithm for sequential circuits

A deterministic test-pattern-generation algorithm for synchronous sequential circuits is presented. The algorithm, called Essential, takes advantage of a procedure for learning global implications. It uses static and dynamic dominance relationships among signals, the concept of the potential propagation path, and intelligent heuristics to guide and accelerate the decision-making process for deterministic automatic test pattern generation (ATPG). Essential is based on the well-known method of reverse time processing, but it applies forward processing within time frames to avoid disadvantageous a priori determination of a path to be sensitized or of a primary output to which the fault effects must be propagated. It is designed to exploit fully the sophisticated techniques used for combinational circuits in the Socrates ATPG system. Experimental results for sequential ATPG obtained with Essential (implemented in C on a Sequent Symmetry computer) are reported     

Algorithms for automatic test-pattern generation

Three well-known algorithms for the automatic test pattern generation (ATPG) for digital circuits are the D algorithm, Podem, and Fan. The author introduces the concept of test generation and analyzes the way each algorithm uses search and backtracking techniques to sensitize a fault and propagate it to an observable point. The heuristics used to guide ATPG search and the notation used to represent circuit values are examined     

Testing methodology: implications for the circuit designer

The complexity achievable within a custom chip or on a PCB loaded with standard combinational or sequential elements, even without the use of VLSI components such as microprocessors, requires the use of automatic methods for the generation of test patterns if the task is to be completed within an acceptable time and at an acceptable cost. This paper reviews the current status of some aspects of the test process as applied to such circuits, and of the principles of structured design methodologies intended to reduce the difficulties of test pattern generation (TPG). The paper starts by reviewing the fault models on which most automatic TPG (ATPG) methods are based, and goes on to discuss some of the available ATPG methods themselves. The problems involved in TPG for sequential circuits are briefly discussed to show the motivation behind structured design for testability using the scan-in scan-out (SISO) principle. The main implications of SISO are described, as are some of the applications of these principles to the construction of testable PCBs.     

针对串扰引起的时延故障的测试产生

串扰的出现可能会导致电路出现逻辑错误和时延故障．因此，超深亚微米工艺下，在设计验证、测试阶段需要对串扰问题给予认真对待．由于电路中较长的通路具有较短的松弛时间，因此容易因为串扰问题产生时延故障．针对这类故障给出了一个考虑较长通路上串扰现象的时延故障测试产生算法，该算法采用了波形敏化技术．实验结果表明，采用文中的技术可以对一定规模的电路的串扰时延故障进行测试产生．     

时序电路状态覆盖向量的遗传方法筛选

传统的状态覆盖方法对电路的数据单元测试不足，而随机测试方法又具有盲目性．在综合2种方法的基础上，给出一种以状态与状态转换覆盖率为评估、以遗传筛选为工具对生成的测试向量进行择优选择的方法．为了指导测试生成，给出了动态状态转换与静态状态转换概念．同时，基于该方法给出一个测试生成工具GRTT．最后，将文中方法实验于ITC99-benchmark电路，并将实验结果与测试生成系统X-Pulling的结果进行比较．     

Hitest: A Knowledge-Based Test Generation System

Efforts to develop computer-based automatic test generation for digital circuits have been generally unsuccessful, except in the case of combinational circuitry. Current ATPG methods for sequential circuits often require a considerable amount of computer time and generate unstructured test waveforms of limited value. Experienced human test programmers, on the other hand, appear to have little difficulty in generating high-quality tests for complex sequential circuits when they have a good understanding of how the circuit operates. This article considers the causes of failure in automatic test generation algorithms and describes a new system called Hitest. This system lets the computer use human understanding of circuit operations to generate more effective tests.     

一种时序电路的测试生成算法

本文提出了一种高效的时序电路测试生成算法,该算法是建立在自适应算法的基础上,并使用了十七值逻辑模型。文章详细介绍了该测试算法的内容及其实现过程,并举例说明了该算法的测试效率。     

复杂混合信号SoC芯片的延迟测试

随着芯片集成度的持续提高以及制造工艺的不断进步,对测试覆盖率和产品良率的严格要求,需要研究新的测试方法和故障模型。基于扫描的快速延迟测试方法已经在深亚微米的片上系统（SoC）芯片中得到了广泛的使用。通过一款高性能复杂混合信号SoC芯片的延迟测试的成功应用,描述了从芯片对延迟测试的可复用的时钟产生逻辑的实现,到使用ATPG工具产生延迟图形,在相对较低的测试成本下,获得了很高的转换延迟和路径延迟故障覆盖率,满足了产品快速上市的要求。