有限域GF（2^m）上的一个新的求逆算法

根据有限域ＧＦ（２＾ｍ）上的正规基表示和Ｍａｓｓｅｙ－Ｏｍｕｒａ乘法器，本文提出了一个复杂性为Ｏ（ｌｏｇｍ）的求逆算法。新算法完成一次求逆运算只需要「ｌｏｇ２（ｍ－１）」＋ｗ（ｍ－１）－１次乘法和ｍ－１次循环移位，这里「ｘ」表示小于等于ｘ的最大整数，ｗ（ｍ－１）表示ｍ－１的二进制表示中“１”的个数。     

域GF（2^n）上安全椭圆曲线及基点的选取

该文系统地介绍了如何利用Ｗｅｉｌ定理来寻找特征的２的域上的安全椭圆曲线，提出了一种求曲线的基点的算法，求基点的算法中涉及求域元素的迹的问题，该文在最后还提出了一种求域ＧＦ（２＾ｌ）的扩域ＧＦ（２＾ｌｋ）上元素的迹的快速实现方法。     

有限域求逆器的设计与VLSI实现

基于费马定理,提出了设计有限域GF(2m)上求逆器的改进方法,该方法不采用正规基来实现平方运算,也不仅仅采用一般的平方器和乘法器实现求逆运算,而是直接设计了求元素幂次的电路,达到了较低的延迟.同时结合例子给出了具体的设计方法,设计的求逆器已经在RS解码器中得到了应用.     

数字视频广播卫星传送标准中的RS码

在数字卫星电视信号传送中的ＦＥＣ中,常采用ＲＳ码,讨论了ＲＳ码的三个问题;１）伽罗华域ＧＦ（２＾８）;２）ＲＳ的码的编码;３）ＲＳ码的检错和纠错。     

序列k-错线性复杂度算法

本文给出了一个测量流密码序列稳定性的重要指标Ｋ－错线性复杂度的算法,即求ＧＦ（ｑ）上（ｑ＝ｐ＾ｍ,ｐ：素数）周期为Ｎ＝ｐ＾ｎ序列的Ｋ－错线性复杂度的快速算法。在这里对广义ＧａｍｅｓＣｈａｎ算法－ＧＦ（ｑ）上ｐ＾ｎ序列线性复杂度算法进行了简化,并给出了ＧＦ（ｑ）上ｐ＾ｎ序列Ｋ－错线性复杂度算法及其证明。     

128×1元GaAs／AlGaAs多量子阱扫描红外焦平面的红外成像

研制成功了１２８×１元ＧａＡｓ／ＡｌＧａＡｓ多量子阱扫描型红外焦平面（ＦＰＡｓ），器件的响应率达到ＲＰ＝２．０２×１０＾６Ｖ／Ｗ，截止波长为λ＝８．６μｍ，根据常规的黑体探测率定义，得到器件的黑体探测率为Ｄｂ＝２．３７×１０＾６ｃｍ．Ｈｚ／Ｗ，并最终获得了清晰的曙物体残留热像图。     

有限域上具有卷积性质的可逆线性变换的结构

对于从ＧＦ＾ｎ（ｑ）到复数域（Ｆ＾ｎ），本文研究了（Ｆ＾ｎ）上具有卷积性质的可逆线性变换的结构，得到了这类变换的一般形式，对于从ＧＦ＾ｎ（ｑ）到的所有映射构成的集合（Ｆ＾ｎ），本文证明，（Ｆ＾ｎ）上具有卷积性质的可逆线性变换是不存在的。     

一类可控序列的构造和分析

本文通过利用ＧＦ（２＾ｍ）（ｍ≥２）上Ｌ级ｍ序列来控制其上的Ｌ级ｍ序列的方法，构造出了一类具有较高线性复杂度的周期序列，这类序列的线性复杂度的下界为Ｌ（Ｌ＋１）＾ｍ－Ｌ＾ｍ）。     

GF（p^α）上钟控序列

本文利用有限域ＧＦ（ｐ＾α）（ｐ＞２为素数，α≥１为正整数）上二次特征η建立了ＧＦ（ｐ＾α）上一类互钟控序列，即ＬＳＲｇ［ｄ０，ｄ１，ｄ２］－互钟控序列。讨论了当用作移位时钟控制的前馈函数ｇ（ｘ１，ｘ２，…ｘｎ）为二次型时，ＬＳＲｇ［ｄ０，ｄ１，ｄ２］－互钟控序列的周期和线性复杂度的特点。     

低温下单晶Ni2CdCl6·12H2O中Ni^2＋离子偏振吸收谱及精细结构的理…

本文考察了ｄ＾８电子组态中所有自旋三重态和自旋单重态项，并计及自旋－轨道耦合项Ｈｓｏ的影响，用不可约张量法导出了ｄ＾８电子组态在三角对称晶场下包括＾３Ｆ、＾３Ｐ、＾１Ｇ、＾１Ｄ、＾１Ｓ的哈密顿矩阵。从理论上研究了低温下Ｎｉ２ＣｄＣｌ６·１２Ｈ２Ｏ中Ｎｉ＾２＋离子的偏振吸收谱和精细分裂谱，理论结果与实验相符合。     

基于VHDL语言的GF(28)上快速乘法器设计

基于有限域上多项式乘法理论,采用高层次设计方法,采用CPLD实现了GF(2^8)上8位快速乘法器,利用XILINX公司的Foundation Series3．1i集成设计环境完成了快速乘法器的VHDL源代码输入、功能仿真、布局与布线、时序仿真,并用XC9572PC84可编程逻辑芯片验证了该电路设计。该乘法器可以应用于RS(255,223)码编／译码器。     

Fault-Tolerant Bit-Parallel Multiplier for Polynomial Basis of GF（2^m）

Novel fault-tolerant architectures for bit-parallel polynomial basis multiplier over GF（2^m）, which can correct the erroneous outputs using linear code, are presented. A parity prediction circuit based on the code generator polynomial that leads lower space overhead has been designed. For bit-parallel architectures, the Moreover, there is incorporation of space overhead only marginal time error-correction is about 11%. overhead due to capability that amounts to 3.5% in case of the bit-parallel multiplier. Unlike the existing concurrent error correction （CEC） multipliers or triple modular redundancy （TMR） techniques for single error correction, the proposed architectures have multiple error-correcting capabilities.     

Power Reduction Technique in Coefficient Multiplications Through Multiplier Characterization

This paper presents a multiplier power reduction technique for low-power DSP applications through utilization of coefficient optimization. The optimization is implementation dependent in that the multipliers are assumed to be designed in either ASIC or full-custom architectures for general purpose multiplication. The paper first describes a model characterizing the power consumption of the multiplier. Then the coefficient optimized made based on this model. This methodology is applicable to multiplications requiring a large set of coefficients and random data sets. We can accurately estimate the actual power dissipation of the multipliers using the characterization technique. The coefficient optimization based on the power model can save as much as 34.02%.     

Fault-Tolerant Bit-Parallel Multiplier for Polynomial Basis of GF(2m)

Novel fault-tolerant architectures for bit-parallel polynomial basis multiplier over GF(2m), which can correct the erroneous outputs using linear code, are presented. A parity prediction circuit based on the code generator polynomial that leads lower space overhead has been designed. For bit-parallel architectures, the space overhead is about 11%. Moreover, there is only marginal time overhead due to incorporation of error-correction capability that amounts to 3.5% in case of the bit-parallel multiplier. Unlike the existing concurrent error correction (CEC) multipliers or triple modular redundancy (TMR) techniques for single error correction, the proposed architectures have multiple error-correcting capabilities.     

基于忆阻器的乘法器电路设计

忆阻器作为一种非易失性的新型电路元件,在数字逻辑电路中具有良好的应用前景。目前,基于忆阻器的逻辑电路主要涉及全加器、乘法器以及异或(XOR)和同或(XNOR)门等研究,其中对于忆阻乘法器的研究仍比较少。该文采用两种不同方式来设计基于忆阻器的2位二进制乘法器电路。一种是利用改进的“异或”及“与”多功能逻辑模块,设计了一个2位二进制乘法器电路,另一种是结合新型的比例逻辑,即由一个忆阻器和一个NMOS管构成的单元门电路设计了一个2位二进制乘法器。对于所设计的两种乘法器进行了比较,并通过LTSPICS仿真进行验证。该文所设计的乘法器仅使用了2个N型金属-氧化物-半导体(NMOS)以及18个忆阻器(另一种为6个NMOS和28个忆阻器),相比于过去的忆阻乘法器,减少了大量晶体管的使用。     

一种可重构的快速有限域乘法结构

在一种改进的串行乘法器的基础上,提出了一种可重构的快速有限域GF (2m )(1＜mM)乘法器结构。利用一组配置信号和逻辑电路来改变有限域的度m,使得乘法器可以重构和编程。同时采用门控时钟减小电路功耗。该乘法器结构具有可重构性、高灵活性和低电路复杂性等特点。与传统的移位乘法器相比,它将乘法器速度提高一倍。这种乘法器适合于变有限域,低硬件复杂度的高性能加密算法的VLSI设计。     

一种快速有限域乘法器结构及其VLSI实现

提出了一种快速有限域乘法器结构.将多项式被乘数与乘数各自平分成两个子多项式,并使用数字乘法结构计算这些子多项式的乘积.通过改变数字乘法结构的数字大小D,来均衡乘法器性能和实现复杂度.为了简化模不可约多项式f(x)运算,采用特殊多项式AOP(all one polynomials)和三项式,产生有限域GF(2m).这种乘法器与LSD乘法器相比,在数字大小D相同时,可将运算速度提高1倍.这种乘法器结构适合高安全度密码算法的VLSI设计.     

一种GF(2~k)域的高效乘法器及其VLSI实现

在分析全串行和全并行 GF(2 k)域乘法的基本原理基础上提出了一种适合于任意 GF(2 k)域的乘法器 UHGM(U nified Hybrid Galois Field Multiplier) .它为当前特别重要的 k为素数的 GF(2 k)域乘法 ,提供了一种高效的实现方法 .该乘法器具有结构规整、模块化好的特点 ,特别适合于 VL SI实现 ,同时这种结构具有粗粒度的面积和速度的可伸缩性 ,方便了在大范围内进行实现面积和速度的权衡 .最后给出了 GF(2 1 6 3)域上乘法器的 ASIC综合的结果     

一种新颖的可重组乘法器设计

乘法器是数字信号处理和媒体处理中应用最多，硬件面积最大的执行部件。文章提出了一种新颖的可重组乘法器的设计方法，并与常规的可重组乘法器结构进行了比较。可重组乘法器可以通过控制分别完成32位、16位及8位乘法。     

A Signed Array Multiplier with Bypassing Logic

A low power digital signed array multiplier based on a 2-dimensional (2-D) bypassing technique is proposed in this work. When the horizontally (row) or the vertically (column) operand is zero, the corresponding bypassing cells skip redundant signal transitions to avoid unnecessary calculation to reduce power dissipation. An 8×8 signed multiplier using the 2-D bypassing technique is implemented on silicon using a standard 0.18 μm CMOS process to verify power reduction performance. The power-delay product of the proposed 8×8 signed array multiplier is measured to be 31.74 pJ at 166 MHz, which is significantly reduced in comparison with prior works.