OTU上定时再生电路中锁相环抑制抖动的研究

重点介绍了在抖动性能要求下确定定时再生器中锁相环参数的定性分析方法；讨论锁相环参数的变化对外接滤波器电阻和电容值的影响；以及提出了在抖动容限下要求的最低带宽的计算方法，对实际工程中的应用具有指导意义；最后给出参数确定方法实际应用的例子。     

电源噪声对PLL输出特性影响分析

近几十年来,微电子技术和无线电通讯技术得到了飞速的发展。锁相环在倍频、频率合成、调制解调等方面得到了广泛的应用。锁相环输出抖动是衡量锁相环性能优劣的关键指标之一,电源电压的不断降低和数据传输速率不断提高,使得电源电压噪声对锁相环输出抖动的影响也越加重要,因此急需一个可以预测电源电压对锁相环输出抖动影响的参数模型。本文论述了锁相环输出抖动对电源电压灵敏度的概念,此灵敏度概念可以预测特定频率和幅值下电源电压对应的输出抖动。由于锁相环的应用背景各不相同,导致锁相环的结构也不尽相同。本论文主要针对于电荷泵锁相环进行研究,其中VCO采用LC交叉耦合结构。本论文提供的研究锁相环电源电压噪声对输出抖动影响的方法,为研究其它结构的锁相环噪声性能也提供了新的思路。     

OTU锁相环中噪声的影响分析

光转发单元(OTU)中锁相环带宽与抖动不可避免会受到其噪声的影响。分别求出OTU锁相环中主要噪声源对环路的响应,使用叠加原理,计算出整个环路输出抖动的噪声功率谱,分析相位噪声功率谱与抖动间的关系,得到只有环路带宽选择要适当且锁相环各个组件的参数也要合适,抖动传递函数才在一定抖动频率下不会超标等重要结论。并能运用这些结论来定性解释实际测试OTU中抖动传递函数曲线。     

25km光纤链路高精度频率传输实验研究

分析了影响光纤频率传输精度的主要因素,设计并 实现了一种新的基于锁相环(PLL)补偿的双向异频传输方案。首先,为了 确定光纤链路引入的不稳定性,设计了恒温条件下链路稳定性测试方案,通过光电联合测试 得出了链路传输指标;然后,结 合环境温度及PLL对光纤频率传输的影响,设计了环境温度影响下链路时延稳定性测 试方案,并搭建了实验平台;最后, 进行了光纤传输实验,分析了环境温度和阻尼系数变化对传输性能的影响。结果表明,由于 PLL的有效补偿,10MHz高 精度原子钟频率信号经过25km的光纤传输后仍能保持很高的稳定性;本文方案下的链路时 延抖动在环境温度慢变时可以稳定在0.5ns以内,显著降低了实际光 纤应用中传输时延的不稳定性。     

一种基于0.25μm CMOS工艺的锁相环电路设计

锁相环在很多领域都得到了广泛应用。本文给出了一款全芯片集成锁相环电路设计,其工作输出频率范围在50M到150M之间,抖动在150ps以内,工作电压为2.5伏,该芯片采用了0.25μmCMOS工艺。本文主要阐述全芯片集成锁相环的设计方法,以及对各个参数的折衷设计考虑,最后给出了一些仿真结果和电路物理版图。     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.     

软件锁相环设计与性能分析

根据虚拟无线电技术的特点和锁相环的基本原理,提出了一种软件化锁相环的设计方法。该方法保持了原有锁相环的基本结构,减少了硬件电路非线性对环路性能的影响,具有跟踪精度高、捕获时间短和参数设计灵活等优点。详细论述了该方法的数学模型,分析了软件锁相环和模拟锁相环在性能方面存在的差异,探讨了实际应用中参数设定的基本准则。计算机仿真结果表明,在加性高斯白噪声信道下,针对2种常见特征的信号,软件锁相环具有较高的测量精度和较好的抗干扰性能。     

高动态短时突发通信系统数字锁相环设计

根据实际应用背景给出了一种数字锁相环参数设计方法，并对其捕获性能进行了分析，然后在具体系统中综合考虑载波同步、符号同步与帧同步对本数字锁相环的影响，并以“通过率”来评价其性能。实践表明，该数字锁相环在低信噪比下仍具有良好性能。     

2-GHz CMOS锁相环时钟发生器研究与设计

采用包含预充电通路,自适应偏置的压控振荡器,设计了一种2-GHz锁相环时钟发生器,并用0.18μm混合信号CMOS工艺实现.分析了环路参数对锁相环输出噪声影响,并对环路参数进行优化.1.8V电源电压下2GHz时钟的rms抖动,peak-peak抖动的测试结果分别为7.27ps,37.5ps,功耗为42mW.     

高速宽带锁相环的相位噪声影响研究

介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。     

数据传输系统中的定时抖动

本文介绍了通过数字锁相环减弱定时抖动的分析计算方法。导出了不经过积螺，经过不同方法积螺进行相位调整时的抖动改善量计算公式，并给出抖动改善量与有关参数的关系曲线，可作为数据传输系统设计定量环路的参考。     

软件锁相环设计与性能分析研究

随着我国经济社会的不断发展,计算机技术也得到了快速发展.本文根据虚拟无线电技术和锁相环的特点及基本原理,提出一种新的设计方法——软件化锁相环的。这种新的方法不仅在基本结构上保持了原有的锁相环,同时也减少了硬件电路非线性对环路性能的影响,具有跟踪精度高、捕获时间短和参数设计灵活等优点。文中主要通过论述这种方法的数学模型,分析软件锁相环和模拟锁相环在性能方面存在的差异,探讨实际应用中参数设定的基本准则。计算机仿真结果表明,在加性高斯白噪声信道下,针对2种常见特征的信号,软件锁相环具有较高的测量精度和较好的抗干扰性能。     

色散控制孤子系统的应用设计研究

对色散控制孤子(DMS)系统的设计展开研究,首次通过DMS系统的传输理论研究系统参数受限度,确定DMS传输系统的参数以及系统设计步骤,然后研究将DMS传输系统应用于一段实际的干线网络。作为优化设计DMS系统传输参数的例子,改建后的干线网的传输特性和眼图性能良好,基本上能得到理想的结果。为色散管理孤子方案应用于实际系统提供有价值的参考,为升级传统光纤线路,实现高速大容量传输提供有益的参考。     

2.125～3.125GHz高速CMOS锁相环电路设计

针对数模混合结构的电荷泵锁相环电路,建立了系统的数学模型,确定了电荷泵锁相环的系统参数,提出一种能够有效消除时钟馈通、电荷注入等非理想特性影响,并具有良好电流匹配特性的电荷泵电路,以及一种中心频率可调的压控振荡器电路。电路采用SMIC 0.18μm CMOS工艺模型,使用Spectre进行仿真。结果显示,整个锁相环系统的功耗约为40 mW,输出时钟信号峰-峰值抖动为21 ps@2.5 GHz,单边带相位噪声在5 MHz频偏处为-105 dBc/Hz。     

一个用于高速信号传输的对PVT变化不敏感的低功耗锁相环

介绍了一个用于高速信号传输的低功耗锁相环. 提出了一种新的开环校准方法. 该校准通过上电时候进行的开环数字校准很大程度上减轻了工艺变化对电路的影响,相比以前的闭环校准方法,该方法可以显著缩短校准时间. 在这个锁相环中采用了双环路的结构来获得对工艺、温度和环境变化不敏感的环路参数：例如衰减因子、相位裕度等. 还设计了一种新的鉴频鉴相器,它内嵌了电平转换的功能,简化了电路. 该PLL的设计通过小心的供电网络划分来降低电源噪声的耦合. 设计的锁相环路在输出为1.6GHz的时候均方根抖动为3.1ps,而仅消耗约为1mA的电流.     

一个用于高速信号传输的对PVT变化不敏感的低功耗锁相环

介绍了一个用于高速信号传输的低功耗锁相环.提出了一种新的开环校准方法.该校准通过上电时候进行的开环数字校准很大程度上减轻了工艺变化对电路的影响,相比以前的闭环校准方法,该方法可以显著缩短校准时间.在这个锁相环中采用了双环路的结构来获得对工艺、温度和环境变化不敏感的环路参数:例如衰减因子、相位裕度等.还设计了一种新的鉴频鉴相器,它内嵌了电平转换的功能,简化了电路.该PLL的设计通过小心的供电网络划分来降低电源噪声的耦合.设计的锁相环路在输出为1.6GHz的时候均方根抖动为3.1ps,而仪消耗约为lmA的电流.     

锁相环中电荷泵的研究

锁相环的运用已经越来越广泛，从时钟产生器到无线通信到有线通信，光通信等等。在实际应用中，很多工程师都倾向于使用电荷泵型锁相环。因为它更容易实现尽可能大的或者无限开环增益。这样，电荷泵在该种结构中将充当非常重要的角色，其中的不理想性将会对整个系统的性能，比如时钟抖动，相位噪声，锁定时间，带宽，功耗等的设计带来挑战。本文将就以上问题进行详细的分析和研究。最后本文提出了一种改善性能的增益提高技术电荷泵。     

PLL-FS行为级建模仿真进行噪声和抖动性能预估的方法

本文提出了一种对锁相环频率合成器(PLL-FS)行为级建模后仿真,进行噪声和抖动性能分析的方法。新方法借鉴了最新的理论成果,结合工程实践,处于Top-Down设计流程的顶端。实例表明此方法可在PLL-FS设计之初对所设计系统的相位噪声和抖动性能有较精确的预估,并可据此调整设计参数,选择恰当的电路结构,从而显著提高了设计效率。     

三阶数字锁相环设计与仿真

三阶锁相环具有多种构成形式和计算方法,根据三阶锁相环的一种构成形式得到其相应的传递函数,通过对传递函数进行分析,得到三阶锁相环稳定工作和快速捕获所需要的相关条件,给出三阶数字锁相环参数计算方法和实现框图。利用matlab仿真工具,构造出实际工程系统模型,对三阶数字锁相环路进行了仿真。验证了该构成形式和计算方法能够保证三阶锁相环快速捕获和稳定工作,可以在实际工程中得到广泛应用。     

集成CMOS锁相环中抑制参考杂散的设计方法

在分析锁相环中参考杂散产生原因的基础上,提出了在不影响其他主要指标的前提下,采用提高电荷泵Up/Down电流匹配,减少电荷注入和时钟馈通问题;匹配PFD的Up/Down支路的对称性;加强电路的隔离等抑制参考杂散的设计方法.通过两次TSMC 0.13μm,PCIExpress收发器中CMOS锁相环电路的成功流片验证了这些方法的有效性.