高速宽带锁相环的相位噪声影响研究

介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。     

锁相调频中的噪声性能分析

本文分析了有噪调频锁相环的噪声种类,得出了有噪调频锁相环的相位模型,计算出了环路输出噪声相位方差。     

锁相环频率合成器最优环路带宽的选取

锁相环频率合成器环路带宽值的选取直接影响其输出相位噪声。基于此,本文首先介绍了锁相环的基本组成部分,然后分析了晶振、集成锁相芯片和压控振荡器相位噪声对频率合成器环路输出端的噪声影响,从而导出了最优环路带宽计算公式。并且通过基于PE3236芯片的频率合成器的输出相位噪声测量对最优环路带宽公式正确性进行了验证。结果表明:当根据最优环路带宽公式取值时,锁相环频率合成器的输出相位噪声满足实际应用需求。     

自适应带宽锁相环建模分析与验证

基于UMC 40 nm CMOS工艺,进行了自适应带宽锁相环的设计。根据自适应带宽锁相环原理和结构特点,对自适应带宽锁相环常用架构进行分析,并详细阐述自适应带宽锁相环系统模型。针对锁相环各模块引入噪声对输出信号噪声的贡献进行分析,并根据分析结果对其系统和噪声进行Matlab建模分析,最后通过测试验证了Matlab建模分析的结果。     

电源噪声对PLL输出特性影响分析

近几十年来,微电子技术和无线电通讯技术得到了飞速的发展。锁相环在倍频、频率合成、调制解调等方面得到了广泛的应用。锁相环输出抖动是衡量锁相环性能优劣的关键指标之一,电源电压的不断降低和数据传输速率不断提高,使得电源电压噪声对锁相环输出抖动的影响也越加重要,因此急需一个可以预测电源电压对锁相环输出抖动影响的参数模型。本文论述了锁相环输出抖动对电源电压灵敏度的概念,此灵敏度概念可以预测特定频率和幅值下电源电压对应的输出抖动。由于锁相环的应用背景各不相同,导致锁相环的结构也不尽相同。本论文主要针对于电荷泵锁相环进行研究,其中VCO采用LC交叉耦合结构。本论文提供的研究锁相环电源电压噪声对输出抖动影响的方法,为研究其它结构的锁相环噪声性能也提供了新的思路。     

低相噪超多频段VCO宽带锁相环的研究

为了解决宽带锁相环设计中相位噪声和输出频率范围的矛盾,分析并设计了一种基于超多频段压控振荡器(VCO)锁相环的方案。该方案通过降低VCO的频率灵敏度和每个VCO 配置LC矩阵等效多个VCO的方法,使VCO在保证输出的频率范围的同时,优化了相位噪声。实验结果发现,该方案可以使锁相环在保证较大的输出频率范围前提下拥有更低的相位噪声。     

混频分频锁相式雷达频率合成器的相位噪声

本文分析了雷达频率合成器中各环节的相位噪声,并利用锁相环传递函数,推导出常用的混频,分频锁相环的输出相位噪声与各部分相位噪声的关系式,指出了实现低相噪设计的方法.     

基于小数分频的锁相环设计

锁相环电路广泛应用于现阶段集成电路芯片中,由于需要较高的输出频率解析度,小数分频的锁相环得到了越来越多的关注。但是小数分频调制器会引入较大的噪声,因此如何降低系统噪声、提供高性能相位噪声的锁相环成为现阶段研究的重要课题。文章给出了基于小数分频技术的锁相环设计与噪声分析,分析了各个主要模块的设计要求与优化方法。芯片在SMIC流片制造,采用了0.13μm逻辑工艺,从样片的测试结果来看,Sigma-Delta模块的噪声得到了较好的抑制,满足了预先的设计要求。     

一种自适应低相位噪声相参时钟源的设计

通过锁相环电路(PLL),不仅将外部系统提供的具有高频率准确度但相位噪声较差的主时钟信号转化为高频率准确度、低相位噪声的内部时钟信号,同时也满足了内外部系统的相参要求。通过仿真和测试,重点分析了锁相环电路中环路滤波器的环路带宽对输出信号相位噪声的影响。测试结果显示,当环路带宽为100 Hz时,锁相环的输出信号在偏离载波1 kHz处的相位噪声与其内部振荡器在此处的相位噪声基本一致;而当环路带宽为500 Hz时,输出信号在偏离载波1 kHz处的相位噪声会由于环路影响,相比内部振荡器产生8 dB左右的恶化。设计所得时钟源在输出100 MHz信号时,其相位噪声优于-147 dBc/Hz@1 kHz,相比外部参考时钟信号改善了12 dB,并且其频率准确度可达1×10-9。     

小数分频技术及其在卫星通信中的应用

简要介绍了小数分频技术的发展、应用和分类,通过探讨基于Σ-Δ调制技术的小数分频锁相环电路的原理,分析了由该锁相环构成的频率合成器的输出相位噪声和输出杂散,在此基础上提出了一种应用于卫星通信的小数分频频率合成器拓扑电路,并重点对其输出杂散进行了分析。通过采用AD4252锁相环芯片,VCO输出加固定分频的拓扑形式,较好地解决了小数分频输出杂散较大的缺点,设计结果得到了测试验证。     

一种超高频RFID阅读器中的双环锁相环

采用GF 130 nm CMOS工艺,设计了一种低功耗低噪声的电荷泵型双环锁相环,该锁相环可应用于符合国际及中国标准的超高频射频识别阅读器芯片。通过对双环锁相环在带宽和工作频率上的合理设置,以及对压控振荡器中变容二极管偏置电阻及电荷泵中参考杂散的理论分析和优化设计,改进了锁相环电路功耗和噪声性能。仿真结果表明,该锁相环在输出工作频率范围为840~960 MHz时,功耗为31.21 mW,在距中心频率840.125 MHz频偏100 kHz处的相位噪声为 -108.5 dBc/Hz,频偏1 MHz处的相位噪声为 -132.3 dBc/Hz。与同类锁相环相比较,本文电路在噪声和功耗方面具有一定优势。     

锁相环设计中的功率分配与分频器配置方法

针对锁相环频率合成器工程设计中的问题,对锁相环参考频率输入端的馈电电路提出改进措施,增强了锁相环参考频率信号的输入功率,为提高相位噪声性能创造了有利条件。对传统的VCO输出T型电阻功率分配网络进行改进,减小了因功率过多分配给锁相环反馈支路所造成的损失,最大限度地把VCO的功率分配给端口负载。并给出了锁相环频率合成器在多频点和单频点信号输出时分频器的通用配置方法。实验验证该理论分析和设计方法的正确性。     

带有自适应频率校准单元的26~41 GHz锁相环

采用45 nm SOI CMOS工艺,设计了一种带有自适应频率校准单元的26~41 GHz 锁相环。该锁相环包括输入缓冲器、鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、高速时钟选通器、分频器和频率数字校准单元。采用了基于双LC-VCO的整数分频锁相环,使用了自适应频率选择的数字校准算法,使得锁相环能在不同参考时钟下自适应地调整工作频率范围。仿真结果表明,该锁相环的输出频率能够连续覆盖26~41 GHz。输出频率为26 GHz时,相位噪声为-103 dBc/Hz@10 MHz,功耗为34.64 mW。输出频率为41 GHz时,相位噪声为-96 dBc/Hz@10 MHz,功耗为35.44 mW。     

低相位噪声微波振荡器设计

针对Ka和Ku波段上、下变频装置对微波振荡器低相位噪声和小型化的要求,该文采用单环锁相式频率合成技术完成了微波振荡器的设计,并对锁相环的相位噪声进行了理论计算。分析了鉴相频率、鉴相器灵敏度和环路带宽对锁相环输出相位噪声的影响,根据分析结果对微波振荡器电路参数合理选择,同时兼顾了低相位噪声与小型化的设计要求。测试结果表明,振荡器的相位噪声指标与理论计算一致,各项指标均达到要求,可满足实际工程应用。     

OTU锁相环中噪声的影响分析

光转发单元(OTU)中锁相环带宽与抖动不可避免会受到其噪声的影响。分别求出OTU锁相环中主要噪声源对环路的响应,使用叠加原理,计算出整个环路输出抖动的噪声功率谱,分析相位噪声功率谱与抖动间的关系,得到只有环路带宽选择要适当且锁相环各个组件的参数也要合适,抖动传递函数才在一定抖动频率下不会超标等重要结论。并能运用这些结论来定性解释实际测试OTU中抖动传递函数曲线。     

1.244GHz 0.25μm CMOS低功耗锁相环

采用TSMC公司的标准0.25μm CMOS工艺,设计并实现了一个全集成的1.244GHz低功耗锁相环,提出了一种锁相环相位噪声的行为级模拟方法.锁相环的核心功耗仅为12mW,输出时钟信号均方抖动为6.1ps,单边带相位噪声在10kHz频偏处为-106dBc/Hz.     

一种2.4-GHz全集成双环路频率综合器的设计

根据不同锁相环频率综合器架构各自的优缺点,选择了双环路锁相环结构以获得低相位噪声和快速锁定时间。采用0.18μm CMOS工艺设计了一款2.4 GHz全集成双环路锁相环频率综合器,由主锁相环和参考锁相环环路构成。采用MATLAB和SpectreRF对锁相环系统的相位噪声、锁定时间进行了仿真,得到主锁相环输出频率为在2.4 GHz时,相位噪声为-120 dBc/Hz@1 MHz,功耗为10 mW,电源电压为1.8 V。频率范围为2.4 GHz至2.5 GHz,RMS相位误差为1°,锁定时间为5μs。     

一种基于55nmCMOS工艺，输出频率0.1G-1.5G Hz的低抖动锁相环

本文设计了一种0.1G-1.5GHz,3.07pS RMS 抖动的多相位输出锁相环。通过引入双路径电荷泵,极大的减小了锁相环中的低通滤波器的尺寸。基于指定的功耗约束,提出了一种新颖的压控振荡器、电荷泵与鉴频鉴相器的尺寸优化方法,使用该方法,每个模块输出相位噪声减小了约3-6dBc/Hz。该锁相环在55nm的工艺下流片,集成了16pF的MOM电容,占用面积仅为0.05平方毫米。输出1.5GHz信号时,功耗2.8mW,相位噪声为-102dBc/Hz@1MHz。     

1.244GHz 0.25μm CMOS低功耗锁相环

采用TSMC公司的标准0.25μm CMOS工艺,设计并实现了一个全集成的1.244GHz低功耗锁相环,提出了一种锁相环相位噪声的行为级模拟方法.锁相环的核心功耗仅为12mW,输出时钟信号均方抖动为6.1ps,单边带相位噪声在10kHz频偏处为-106dBc/Hz.     

高抗振X波段低相噪频率合成器

介绍了一个X波段频率合成器的设计,该频率合成器通过采用混频锁相环的方式实现,本振锁相环输出8 GHz的信号,作为混频器的本振信号,混频环最终输出信号为8.5~9.0 GHz,输出静态相位噪声为-93 dBc/Hz@1 kHz offset。此外,还研制了一种小型化的隔振器来降低振动对晶振的影响,对环路也采取了相应的减振措施,提高了该合成器在振动下的相位噪声,振动环境下相位噪声为-90 dBc/Hz@1 kHz offset。