X波段锁相混频频率合成器设计

提出了一种低相噪、低杂散的X波段捷变频频合器的设计方案.首先利用P波段数字锁相环产生跳频基准信号,并通过精心选择器件和优化设计环路滤波器改善相噪和杂散性能,再与X波段频标信号上变频,产生所需信号.测试结果为相位噪声≤-91 dBc/Hz@10 kHz,杂波抑制≤-72 dBc,捷变频时间≤90μs.     

一种超宽带捷变频源的研制

本文介绍了一种超宽带捷变频源的设计与实现过程，该频率源采用直接模拟合成方式，通过合理的频率划分和高性能的开关滤波组件技术实现了超宽带、捷变频、低相噪、低杂散的优异性能，并给出了最终测试结果。实测结果表明该频率源在 Ku 波段 6GHz 带宽范围内具有杂散抑制优于-70dBc，相位噪声优于-103dBc/Hz@1kHz，跳频时间小于 200ns 等的性能。     

X波段捷变频频综器设计与实现

X波段捷变频频综器是多功能雷达的一项关键技术,其指标好坏直接影响雷达的主要性能.本文从频综器的经典理论出发,介绍了X波段频综器的设计与实现方法,讨论了相位噪声、杂散、捷变频时间等主要技术指标,并给出了具体电路设计方案和实测结果.根据该方案研制的频综器已经成功应用于多个产品,显著提高了雷达的反干扰能力.     

一种小型化低相噪S波段直接频率合成器

随着现代雷达技术的不断发展,对频率合成器的相位噪声、杂波抑制和跳频时间提出了较高的要求,而且还要求其体积小、重量轻.本文介绍一种高性能的S波段直接频率合成器的设计方法,它具有相噪低、杂散小、体积小、捷变频等特点.文中给出了实验结果：在S波段,偏离载波645 Hz时其相位噪声优于-120 dBc/Hz,杂散抑制达到70 dBc,变频时间小于2μs,可满足现代雷达的要求.     

Ku波段小型低相噪频率综合器

设计了一种用于某机载电子设备上的小型低相噪Ku波段频率综合器,并对其关键技术进行了介绍,分析了主要技术指标。整个频综器在204.8 mm×134.8 mm×78.8 mm内实现,测试结果为输出频率Ku波段,带宽480 MHz,跳频点数49点,相噪优于-96 dBc/Hz/1 kHz,杂波抑制优于-70 dBc,捷变频时间小于50μs。     

Ku波段介质锁相抗振频率源研制

提出了一种混频介质锁相的方案,对Ku波段的发射信号进行一次混频锁相得到Ku波段的本振信号,实现了本振信号与发射信号的相位同步。电路设计采用了低噪底鉴相芯片和自主设计的低相噪Ku波段介质压控振荡器(DRVCO)。结构设计中充分考虑抗振动性能,并用ANSYS软件对结构进行力学仿真,达到很好的抗振动效果,组件外形尺寸为110mm×65mm×13mm。测试结果表明,静态下该Ku波段频率源输出功率12dBm,杂波抑制比≥70dBc,相位噪声-91dBc/Hz/@1kHz,-105dBc/Hz@10kHz;振动条件下1kHz、10kHz处相位噪声恶化不超过3dB。     

小型化Ka波段低相噪、快速频率捷变合成器

采用上变频方案设计研制了Ka波段低相位噪声、快速频率捷变频率合成器,其工作频率29.2 GHz～29.7 GHz,跳频点数51点,频率间隔10 MHz,跳频速度小于10 μs,相位噪声(1 kHz)小于-84 dBc/Hz,采用表面安装和多层布线技术,整机体积大大减小,达到了小型化要求.     

基于雷达信号模拟器的Ku波段宽带跳变源的设计

文章采用DDS驱动PLL的方式,实现了一种能完全覆盖Ku波段的宽带小步进低相位噪声低杂散频率合成器的设计,同时对DDS PLL频率合成器的输出特性进行了理论分析,并通过实验进行了验证.最终我们研制出了输出频率为12-18GHz的频综系统,步进为1MHz,相位噪声优于-90 dBc/Hz@10kHz,杂散优于-50dBc.     

直接频率合成器的模块化设计及分析

对直接频率合成的主要技术指标进行了详细分析,给出了一种直接频率合成模块化的设计方法。采用程控分频器、频谱搬移、声表滤波组件来产生P频标,用于L、S、C、X等多种频段雷达的频率合成器。该电路简捷,具有相噪低、杂散小、捷变频等特点。实验结果表明,在C频段,偏离载波1 kHz时,其相位噪声优于-120 dBc/Hz,杂散抑制优于65 dBc,变频时间小于1μs。该合成器在阵列多波束雷达、机载相控阵雷达中得到了广泛应用。     

C波段小型化低相噪全相参频率综合器

提出了一种小型低相噪、低杂散的C波段全相参频率综合器设计方案。基带信号由DDS芯片产生,通过对环路滤波器和电路印制板的优化设计改善相噪和杂散性能,并与PLL输出的C波段点频信号进行上变频,得到所需信号。介绍了实现原理、相位噪声模型及设计方法。测试结果表明,在7.8GHz处,频综相位噪声≤-103dBc/Hz@100kHz,杂波抑制≤-61dBc。     

A 1.1-GHz CMOS fractional-N frequency synthesizer with a 3-bthird-order ΔΣ modulator

A 1.1-GHz fractional-N frequency synthesizer is implemented in 0.5-μm CMOS employing a 3-b third-order ΔΣ modulator. The in-band phase noise of -92 dBc/Hz at 10-kHz offset with a spur of less than -95 dBc is measured at 900.03 MHz with a phase detector frequency of 7.994 MHz and a loop bandwidth of 40 kHz. Having less than 1-Hz frequency resolution and agile switching speed, the proposed system meets the requirements of most RF applications including multislot GSM, AMPS, IS-95, and PDC     

A sideband-suppressed fast-hopping synthesizer for dual-carrier OFDM UWB transceivers

A sideband-suppressed China UWB Standard synthesizer which is able to generate two carriers simultaneously is presented. An efficient synthesizing technique with a single quadrature phase-locked loop (QPLL) is proposed for fast band switching. To suppress accumulating sidebands at the outputs, a clock buffer with I/Q calibration and distortion cancellation technique is proposed. Fabricated in TSMC 0.13-μm CMOS technology and operated at 1.2 V, the synthesizer measures a maximum sideband rejection of 45 dB and a phase noise of ?105 dBc/Hz at 1-MHz offset. The synthesizer covers frequency range from 6.2 to 9.4 GHz with band switching time less than 1.4 ns.     

超低相位噪声超高速声表面波雷达频率综合器

介绍了一种新型的高性能雷达频率综合器的制作方法，即采用声表面波技术制作高性能的雷达频综器。采用这种方法成功地制造了Ｌ波段、Ｓ波段、Ｃ波段超低相位噪声超高速频率综合器。该类频综输出信号具有极低相位噪声（１．６ＧＨｚ处：单边带相位噪声Ｌｍ（１ｋＨｚ）＝－１２７ｄＢｃ／Ｈｚ；３．４ＧＨｚ处：Ｌｍ（１ｋＨｚ＝－１２２ｄＢｃ／Ｈｚ；６．８ＧＨｚ处：Ｌｍ（１ｋＨｚ）＝－１１６ｄＢｃ（Ｈｚ）、极短的频率切换时间（约１６０ｎｓ）、低杂波电平（Ｌ波段为－７０ｄＢ；Ｓ波段为－６５ｄＢ；Ｃ波段为－６０ｄＢ）、较多频点（５１点）等多项优异性能。同时，该频综通过了各项环境试验的考核，且长期工作性能稳定。     

An 18-mW 2.5-GHz/900-MHz BiCMOS dual frequency synthesizer with<10-Hz RF carrier resolution

A 2.5-GHz/900-MHz dual fractional-N/integer-N frequency synthesizer is implemented in 0.35-μm 25-GHz BiCMOS. A ΔΣ fractional-N synthesizer is employed for RF channels to have agile switching, low in-band noise, and fine frequency resolution. Implementing two synthesizers with an on-chip ΔΣ modulator in a small package is challenging since the modulator induces substantial digital noise. In this work, several design aspects regarding noise coupling are considered. The fractional-N synthesizer offers less than 10-Hz frequency resolution having the in-band noise contribution of -88 dBc/Hz for 2.47-GHz output frequency and -98 dBc/Hz for 1.15-GHz output frequency, both measured at 20-kHz offset frequency. The prototype dual synthesizer consumes 18 mW with 2.6-V supply     

X波段低相噪频率综合器设计

介绍了一种X波段低相噪频率综合器的实现方法。采用混频环与模拟高次倍频相结合的技术,实现X波段跳频信号的产生。采用该技术实现的频率综合器杂散抑制可达-68 d Bc,相噪优于-99 d Bc/Hz@1 k Hz,-104 d Bc/Hz@10 k Hz,-106 d Bc/Hz@100 k Hz。重点论述了所采用的低相噪阶跃倍频的关键技术,详细分析了重要指标及其实现方法,实测结果证明采用该方法可实现给定指标下的X波段低相噪频率综合器。     

应用于移动通信的DDS频率合成器

随着数字技术的发展 ,近十几年来 ,直接数字频率合成 ( DDS)技术发展很快 ,已发展成为主要的频率合成技术之一。现代许多频率合成器在设计中采用了 DDS和 PLL的混合式频率合成技术 ,可以将 DDS的高分辨率及快速转换时间特性与 PLL的输出功率高、寄生噪声和杂散低的特点有机地结合起来。文中研究了应用于正交频分复用 ( OFDM)通信系统的 DDS+ PPL混合式频率合成器设计 ,给出了系统方案、电路实现及测试结果 ,输出信号功率为 -5 d Bm,带内相位噪声可以达到 -76d Bc/Hz@1 k Hz,频率分辨率为 1 Hz,跳频速度可以达到 1 0 4 跳 /秒的数量级 ,实验表明其性能指标满足 OFDM通信系统的要求。     

A fast-locking agile frequency synthesizer for MIMO dual-mode WiFi/WiMAX applications

In this paper, a wide-range and fast-locking phase-locked loop (PLL) frequency synthesizer using the band selection technique for the agile voltage-controlled oscillator (VCO) is proposed. The minimum time for band selection, discretely tuned by a time-to-voltage converter, can reach four times of the reference period. In addition, a current-enhanced circuit applied to the PLL can make settling behavior faster. The synthesizer is implemented in a 0.13-μm CMOS process, which provides the range from 4.6 GHz to 5.4 GHz with the phase noise of −106 dBc/Hz at 1-MHz offset. Combining the fast-locking techniques, the lock time of the synthesizer can be less than 13.2 μs and consume 39 mW from a 1.2-V power supply.     

UHF RFID阅读器中低噪声Σ小数频率综合器的设计

采用0.18μmRF CMOS工艺结合EPC C1G2协议和ETSI规范要求,实现了一种应用于CMOS超高频射频识别阅读器中的低噪声ΔΣ小数频率综合器。基于三位三阶误差反馈型ΔΣ解调器,采用系数重配技术,有效提高频率综合器中频段噪声性能;关键电路VCO的设计过程中采用低压差调压器技术为VCO提供稳定偏压,提高了VCO相位噪声性能。多电源供电模式下全芯片偏置电流为9.6mA,测得在中心频率频偏200kHz、1MHz处,相处噪声分别为-108dBc/Hz和-129.8dBc/Hz。     

一种超宽带超低相位噪声频率综合器

为了解决直接频率合成方法频带拓展困难和锁相频率合成方法相位噪声附加恶化严重的问题,设计了一种联合直接模拟频率合成和锁相频率合成的混频锁相频率综合器. 该频率综合器采用梳谱发生器激励超低相位噪声的偏移信号后,再将该信号插入锁相环进行环内混频,降低鉴相器的倍频次数进而优化输出信号的相位噪声,同时解决了超宽带混频锁相环的错锁问题. 该文设计的频率覆盖范围为12~24 GHz、步进为100 MHz的超宽带频率综合器实验测试表明:频率综合器在低频段12 GHz处相位噪声优于?116 dBc/Hz@1 kHz,在高频段24 GHz处相位噪声优于?109 dBc/Hz@1 kHz,相位噪声指标与直接模拟频率合成方法相当,均优于传统锁相方法20 dB以上. 本文混合频率合成方法具有超宽带和超低相位噪声的优点,可以用于高性能的电子设备和系统.     

一种用于双波段GPS接收机的低功耗宽带CMOS频率合成器

提出了一种用于双波段GPS接收机的宽带CMOS频率合成器.该GPS接收机芯片已经在标准O.18μm射频CMOS工艺线上流片成功,并通过整体功能测试.其中压控振荡器可调振荡频率的覆盖范围设计为2～3.6GHz,覆盖了L1,L2波段的两倍频的频率点.并留有足够的裕量以确保在工艺角和温度变化较大时能覆盖所需频率.芯片测试结果显示,该频率综合器在L1波段正常工作时的功耗仅为5.6mW,此时的带内相位噪声小于-82dBc/Hz,带外相位噪声在距离3.142G载波1M频偏处约为-112dBc/Hz,这些指标很好地满足了GPS接收芯片的性能要求.