基于粒子群优化算法的有用时钟偏差规划

针对超深亚微米集成电路SOC设计中时钟偏差优化设计的难题,提出一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法.在电路中引入有用偏斜,通过惯性权重线性递减的自适应PSO算法对关键路径上时钟输入端的延时进行调整,并采用最差时间违反作为适应函数对有用时钟偏差进行全局搜索寻求最优解,从而减小电路的时钟周期,优化电路的时序性能.与现有的经典图论算法相比,该方法通过优化组合逻辑的延时,可以找到更优解.应用该算法对32位嵌入式CPU进行优化计算,实验结果证明了该方法的正确性和有效性.     

新型时延可控时钟网络驱动器及其应用

传统的时钟偏差调整方法在应用于超深亚微米工艺时,由于流程各阶段时序一致性的降低会产生失效问题.为此,提出了一种可重构的时延可控时钟网络驱动器（DCCB）的物理设计.该设计可以通过内部结构的重新配置来改变CMOS管的连接方式、连接级数以及各级的驱动能力,从而获得不同的传输延时.利用此特性,基于电路版图时序分析,通过重构DCCB单元进行时钟偏差调整,优化时钟周期.实验结果表明,与传统方法相比,此方法对时钟周期的缩减比例提高了10%~17%,而芯片面积及功耗保持不变.     

一种OFDM系统中的频偏定时联合估计算法

提出了一种在正交频分复用(OFTM)系统中同时对载波频偏和时钟采样偏差进行联合估计的算法.该算法仅利用一个前导OFDM符号,通过恰当的选择频点间隔,在接收端FFT处理前加入Hanning窗降低边带能量损失,将载波频偏和时钟采样偏差联合为一个变量.通过对此变量多个估计值的求解,得到载波频偏和采样定时偏差的估计值.     

基于路径加权反馈的工业环网时钟同步方法

为了实现大规模环形网络系统中所有结点的高精度时钟同步,根据环形链路存在物理环路的特点,通过环形链路中的备用链路,由主时钟进行累积同步偏差反馈.基于该累积同步偏差和所有设备间时钟同步数据帧在环网中的传输时延,对累积偏差进行路径加权反馈,实现系统中所有时钟的偏差补偿,提高其同步精度,从而实现大规模工业环形网络的高精度时钟同步.在分析单跳同步偏差以及边界时钟累积同步偏差的基础上,得出基于路径加权反馈后所有设备的同步偏差,理论证明了该算法的有效性.进一步通过实验验证,该算法显著提高了环形网络时钟同步精度     

一种用于UHF RFID标签的高稳定度时钟电路

设计了一种用于无源超高频射频识别标签芯片的时钟生成电路.在传统弛豫振荡器的基础上设置相位控制电容和相关校准电路,使输出时钟频率与工作电压和偏置电流不相关,抑制了电源的波动和偏差所引起的时钟抖动,保证了时钟频率的稳定性.同时,利用正负两种温度系数的电阻的温度补偿作用及相应的校准控制,实现了当温度在较大范围变化时时钟的周期稳定性.该电路在TSMC 0.18μm工艺下流片.测试结果显示,该方法可以获得更大的时钟校准范围和更高的输出时钟精度,电路功耗0.86μW,适合无源芯片的使用.     

采用FDDs实现FPRM电路延时和面积优化

Functional Decision Diagrams(FDDs)是Reed-Muller(RM)展开式的一种图形表达方式,其变量顺序和RM展开式极性共同决定对应电路的延时和面积.通过对FDDs和固定极性RM(FPRM)展开式的研究,提出采用FDDs的FPRM电路延时和面积优化算法.首先根据固定极性特点,利用FDDs建立FPRM电路延时估计模型;然后结合延时估计模型、列表技术和FDDs变量顺序搜索策略,按电路延时和面积对中小规模和大规模电路进行最佳极性和变量顺序搜索;最后对PLA格式的MCNC Benchmark电路进行测试,结果表明该算法对延时和面积的优化效果显著.     

基于多项式符号运算的时钟周期确定新方法

采用多项式符号代数理论建立了包含时序元件的整个同步时序电路的统一多项式符号描述形式,并采用WGL(weighted general lists)模型进行多项式的符号运算.在时序电路统一多项式描述和及其WGL运算的基础上,通过对有限状态机的简化比较,提出一种完全考虑周期的时序特性的时钟周期确定算法.该方法打破了传统上认为时钟周期要不小于实际传输延迟的认识;通过对多种现有方法的实验比较,该方法可以在不增加计算复杂度的情况下比现有方法找到更精确的时钟周期;实验还表明电路正常工作的时钟周期可以在不使用流水的情况下比实际传输延迟小很多.     

固定极性Reed-Muller电路最佳延时极性搜索

为优化固定极性Reed-Muller(FPRM)电路延时,提出一种适合中小规模FPRM电路的最佳延时极性搜索算法.该算法利用代数法化简某一极性下的FPRM表达式,利用类Huffman算法估计该FPRM电路延时,根据中小规模集成电路的特点结合极性转换技术穷尽搜索延时最优的FPRM极性.对15个可编程逻辑阵列(PLA)格式MCNC Benchmark电路进行测试,结果表明:与其他2种FPRM表达式优化算法相比,与项数分别平均减少了24.3%和25%;与时序交互系统(SIS)优化后的电路相比,延时平均节省了22.2%.     

基于平方根-卡尔曼滤波的无线网络仪器时钟同步算法

提出基于平方根-卡尔曼滤波算法的时钟同步算法,在保证算法收敛的前提下对时钟偏差和偏斜进行最优估计。算法中提出通信能耗与时钟精度的关系模型,在满足一定精度的前提下校准时钟,既能保证时钟的稳定和精准,又能较少地占用带宽资源,节约通信能耗。最后通过网络模拟器模拟实验论证了算法的性能。     

基于移动最小二乘法和粒子群算法的优化算法

针对复杂电磁装置优化问题中目标函数计算次数过多的问题，提出了一种基于移动最小二乘法（MLS）和粒子群优化算法（PSO）的快速全局优化方法.该方法利用基于MLS的表面响应模型，重构原始的优化问题，采用加权PSO算法对重构后的目标函数进行寻优，再使用拟牛顿法，对原优化问题直接寻优，从而得到优化问题最终的最优解，并对基准测试函数和实际电磁装置问题进行优化计算.结果表明，与加权PSO相比，该算法能找到优化问题的全局最优解，并能有效的减少目标函数的计算次数，节省了计算时间，提高了计算效率.     

带Levy变异的约束优化PS0算法

提出了一种解约束优化问题的新PSO算法(LCPSO).该方法引入了Levy变异策略,使算法LCPSO能有效克服标准.PSO算法易陷入局部最优的缺陷.为更好求解约束边界附近的全局最优解,算法在选择下一代个体时保持群体中不可行解的一定比例,这样,不但能有效增加群体的多样性,而且避免了传统的过度惩罚,使群体向最优解更好、更快的逼近.数值试验表明该算法对约束优化问题求解是非常有效的.     

PSO算法在油船双底结构优化设计中的应用研究

为了研究粒子群优化(PSO)算法用于解决大型复杂结构的优化设计问题的有效性,分别采用基本PSO算法、标准PSO算法与遗传算法(GA)对某一大型油船双层底结构优化设计问题进行了求解.优化过程中双层底结构的响应分析计算过程采用正交异性组合板理论实现.将这3种优化算法的计算结果进行对比分析表明,与基本PSO算法和GA算法相比较,标准PSO算法的收敛速度最快,且能够获得该问题的全局最优解.研究结果表明,基本PSO算法可有效应用于解决如船体双层底等大型复杂结构优化设计问题.     

基于Verilog的随机时钟误差测试平台设计

结合视频模式识别模块的仿真验证,介绍了一种基于Verilog的随机时钟误差测试平台的设计方法。利用Verilog提供的随机数生成函数,并对其加以改进,生成一组近似高斯分布的随机向量,仿效输入信号的真实行为对模块进行仿真。实验结果表明:该方法较好地验证了时钟抖动及信号间随机相位偏差对设计的影响,可用于一些需要进行随机测试的仿真验证中。     

基于粒子群算法的火电厂机组负荷优化分配

通过研究粒子群(PSO)优化算法的基本原理,分析了该算法中各个参数的不同取值对算法搜索能力和收敛速度的影响,并将PSO优化算法应用于电厂机组负荷优化分配问题的研究。通过在3台机组系统的应用,验证表明较之遗传算法等传统优化算法,PSO优化算法在优化结果、搜索区间控制以及收敛速度等方面具有较好的特性,能更好地达到或接近全局最优解。     

基于门控时钟的低功耗时序电路设计新方法

为了实现更优化的时序电路低功耗设计,提出一种新的基于门控时钟技术的低功耗时序电路设计方法,设计步骤为:由状态转换表或状态转换图作出各触发器的行为转换表及行为卡诺图;根据实际情况对电路中的冗余时钟进行封锁,综合考虑门控时钟方案在系统功耗上的收益和代价,当门控代价过高时,对冗余的时钟实行部分封锁,得到各触发器的冗余抑制信号;将前一步骤中的保持项改为无关项,作出各触发器的次态卡诺图,得到激励函数;由冗余抑制信号和激励函数画出电路图,并检验电路能否自启动.以8421二-十进制代码同步十进制加法计数器和三位扭环形计数器作为设计实例,经Hspice模拟与能耗分析证明,采用该方法设计的电路具有正确的逻辑功能,并能有效降低电路功耗,与已有方法设计的电路相比,能够节省更多的功耗或者提升电路性能.     

DLL在FPGA时钟设计中的应用

在ISE集成开发环境中 ,用硬件描述语言对FPGA的内部资源DLL等直接例化 ,实现其消除时钟的相位偏差、倍频和分频的功能。时钟电路是FPGA开发板设计中的重要组成部分 ,若超过 5 0MHz就要考虑传输线和信号的完整性问题 ,利用DLL实现外部时钟的片内管理 ,可简化外部时钟电路和PCB板的设计。     

1GSPS高速数据采集时钟系统的设计

利用FPGA内部的锁相环进行1GSPS数据采集时钟系统的设计,提出了一种分相多路时钟的设计方法,并对设计方案进行仿真分析.设计方案合理利用可编程逻辑器件的内部资源,在不增加系统硬件成本的前提下,可以将设计方案灵活组态为双通道500MHz、4通道250MHz或8通道125MHz采样率的数据采集时钟系统.该时钟系统实现了外部时钟的片内管理,简化外部时钟电路和PCB电路板的设计.该项技术已成功应用到1GSPS数据采集系统中.     

参照解约束下数字曲线多边形逼近的PSO算法

提出了一种参照解约束下的数字曲线多边形逼近的PSO求解算法.该算法将参照解多边形各顶点与PSO求解中间解对应顶点的误差和及方差作为误差测度,将其与现有文献的PSO算法的误差测度进行加权组合形成新的适应度函数.采取调整两个权重系数来灵活控制参照解的约束强度,以满足各种不同的具体要求.通过实例验证表明了该算法的有效性.     

基于概率的EPA Wireless时钟同步方法

针对在EPA Wireless协议中采用单报文广播(SPB)的时钟同步方法存在同步时间长、发送报文数目多、协议的宏周期长等问题,提出基于概率的用于EPA Wireless同步（PBS）方法.PBS只须分配较少的同步机会,每个机会中所有节点都以相等的概率发送同步报文.理论上PBS需要很少的时间和报文来保持节点和网关之间的同步,可以减少EPA Wireless的宏周期;此外PBS方法更加节能,并且可以减少网络流量.PBS方法的性能不会随着节点数目增多而明显下降.使用PBS,从节点与网关时钟之间的时钟偏差比SPB大,但是该偏差不会影响到协议的功能.将该方法在组建的无线网络上进行实验,结果表明：基于概率的时钟同步方法在实际上和理论上的性能是一致的.     

基于全局伪路径的时钟特性分析新方法

为了得到确定精确的电路时延,将全局伪路径的观念引入到电路时钟特性分析中,提出了一种改进电路模块时钟周期准确性的方法.在不采取复杂空间搜索实现电路功能的情况下,该方法能给出正确的计算结果并且除去大多数的伪路径,最大限度地减少因伪路径而产生的性能错误.实验证明,新方法可以产生具有十分精确的路径延迟的时钟模型,对规模为几千个逻辑门的基准电路,可以在几十秒内得到电路的关键路径,而且得到的关键路径的时延比拓扑时延小很多,在相当大的程度上提高时钟模型的准确性.